JPH0199155A - Ready signal generation system - Google Patents

Ready signal generation system

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JPH0199155A
JPH0199155A JP25761387A JP25761387A JPH0199155A JP H0199155 A JPH0199155 A JP H0199155A JP 25761387 A JP25761387 A JP 25761387A JP 25761387 A JP25761387 A JP 25761387A JP H0199155 A JPH0199155 A JP H0199155A
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JP
Japan
Prior art keywords
ready
clock
level
response signal
signal
Prior art date
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Pending
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JP25761387A
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Japanese (ja)
Inventor
Akio Kimura
木村　秋夫
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Fujitsu Ltd
Original Assignee
Fujitsu Ltd
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Publication date
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    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/38—Information transfer, e.g. on bus
    • G06F13/42—Bus transfer protocol, e.g. handshake; Synchronisation
    • G06F13/4204—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus
    • G06F13/4208—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus being a system bus, e.g. VME bus, Futurebus, Multibus
    • G06F13/4217—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus being a system bus, e.g. VME bus, Futurebus, Multibus with synchronous protocol
    • F—MECHANICAL ENGINEERING; LIGHTING; HEATING; WEAPONS; BLASTING
    • F02—COMBUSTION ENGINES; HOT-GAS OR COMBUSTION-PRODUCT ENGINE PLANTS
    • F02B—INTERNAL-COMBUSTION PISTON ENGINES; COMBUSTION ENGINES IN GENERAL
    • F02B75/00—Other engines
    • F02B75/02—Engines characterised by their cycles, e.g. six-stroke
    • F02B2075/022—Engines characterised by their cycles, e.g. six-stroke having less than six strokes per cycle
    • F02B2075/025—Engines characterised by their cycles, e.g. six-stroke having less than six strokes per cycle two

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Abstract

PURPOSE:To shorten a time necessary until making a READY signal active by generating a delayed clock that is slightly delayed from a clock, latching an asynchronous response signal at the rise of a delayed clock by means of a latch circuit, and inputting the signal from a synchronous READY terminal. CONSTITUTION:At the rise of a delayed clock 1 slightly delayed from a clock, an asynchronous response signal reception (ARDY is in low level) is sampled, latched by using the latch circuit 2, and inputted from the synchronous READY terminal. Accordingly, in a READY generation circuit, the L-level of an input response signal is sampled at the rise of the following clock pulse, to immediately make READY active. As a result, the time from sampling the asynchronous response signal reception till making READY active is made <=1/2 cycle, hence a time in which an MPU must wait can be shortened.

Description

【発明の詳細な説明】 〔概　要〕 非同期応答信号をレディ発生回路に入力し、ＭＰＵへの
レディ信号をアクティブにする場合のレディ信号発生方
式に関し、 非同期の場合、非同期応答信号受信をサンプルしてから
、レディをア多ティブにする迄の時間を短く出来るレデ
ィ信号発生方式の提供を目的とし、クロックより僅か遅
延した遅延クロックを作成しておき、非同期応答信号を
、ラッチ回路を用い、該遅延クロックの立ち上がりでラ
ッチして同期レディ端子より入力させるように構成する
。[Detailed Description of the Invention] [Summary] Regarding the ready signal generation method when inputting an asynchronous response signal to the ready generation circuit and activating the ready signal to the MPU, in the case of asynchronous, the reception of the asynchronous response signal is sampled. In order to provide a ready signal generation method that can shorten the time it takes to make the ready active, a delayed clock that is slightly delayed from the clock is created, and the asynchronous response signal is sent to the target using a latch circuit. The configuration is such that it is latched at the rising edge of the delayed clock and input from the synchronization ready terminal.

〔産業上の利用分野〕[Industrial application field]

本発明は、マイクロプロセッサ（以下ＭＰＵと称す）よ
り、例えばメモリ制御回路に書込み又は読み出し命令を
発し、命令が完了したことを示す非同期応答信号をレデ
ィ発生回路に入力し、ＭＰＵへのレディ信号をアクティ
ブにする場合の、非同期応答信号入力をサンプルしてか
らレディ信号をアクティブにする迄の遅延を少なくした
レディ信号発生方式に関する。In the present invention, a microprocessor (hereinafter referred to as MPU) issues a write or read command to, for example, a memory control circuit, inputs an asynchronous response signal indicating completion of the command to a ready generation circuit, and sends a ready signal to the MPU. The present invention relates to a ready signal generation method that reduces the delay between sampling an asynchronous response signal input and activating a ready signal when activating the ready signal.

〔従来の技術〕[Conventional technology]

以下従来例を図を用いて説明する。 A conventional example will be explained below using figures.

第４図は従来例のレディ信号発生方式のブロック図、第
５図は第４図のレディ発生回路のレディ動作を示す図で
、（Ａ）は同期応答信号の場合のレディの動作（Ｂ）は
非同期応答信号の場合のレディの動作を示している。FIG. 4 is a block diagram of a conventional ready signal generation system, and FIG. 5 is a diagram showing the ready operation of the ready generation circuit in FIG. 4. (A) is the ready operation in the case of a synchronous response signal (B) shows the operation of the ready in the case of an asynchronous response signal.

ＭＰＵ５にレディ信号を与えるレディ発生回路４へのレ
ディ源としては、次に説明する如く同期レディ端子をＬ
レベルにする場合と非同期レディ端子をＬレベルにする
場合と２つの場合がある。As a ready source for the ready generation circuit 4 which gives a ready signal to the MPU 5, the synchronous ready terminal is set to L as explained below.
There are two cases, one is to set the asynchronous ready terminal to L level, and the other is to set the asynchronous ready terminal to L level.

ＭＰＵ５が、例えばメモリ制御回路６に書込み読み出し
命令を発すると、レディ発生回路４へのステータスＳＯ
又はＳｌをＬレベルとして命令を実行するハスサイクル
を知らせ、メモリ制御回路６はこの命令を処理し、終了
すると、非同期の場合は、非同期レディイネーブル（以
下ＡＲＤＹＥＮと称す）端子をＬレベルとして非同期レ
ディ（以下ＡＲＤＹと称す）端子側を選択し、同期の場
合は、同期レディイネーブル（以下５ＲＤＹＥＮと称す
）端子をＬレベルとして同期レディ　（以下５ＲＤＹと
称す）端子側を選択し、Ｌレベルとする。When the MPU 5 issues a write/read command to the memory control circuit 6, for example, a status SO is sent to the ready generation circuit 4.
Alternatively, the memory control circuit 6 processes this instruction by setting Sl to the L level to notify the hash cycle of executing the instruction, and when the instruction is finished, in the case of asynchronous, sets the asynchronous ready enable (hereinafter referred to as ARDYEN) terminal to the L level to indicate the asynchronous ready. (hereinafter referred to as ARDY) terminal side is selected, and in the case of synchronization, the synchronous ready enable (hereinafter referred to as 5RDYEN) terminal is set to L level, and the synchronous ready (hereinafter referred to as 5RDY) terminal side is selected and set to L level.

尚、レディ発生回路４の、ＰＣＬＫゼネレータ９はクロ
ックと同期して２分周クロックを出力し、レディロジッ
ク８に供給するものである。Note that the PCLK generator 9 of the ready generation circuit 4 outputs a divided-by-2 clock in synchronization with the clock, and supplies it to the ready logic 8.

又第５図のＴ、は、命令が発せられた場合Ｌレベルとな
るステータスＳＯ又はＳｌを見るステータスサイクルで
、Ｔ、は命令を実行している制御サイクルで、Ｔ、は次
の命令を待つ迄のアイドルサイクルである。Also, T in Fig. 5 is a status cycle that looks at the status SO or SL, which becomes L level when a command is issued, T is a control cycle in which the command is executed, and T is a wait for the next command. It is an idle cycle until then.

第５図（Ａ）、（Ｂ）のｓｉ、ｓｏに示す如くステータ
スＳ１又はＳＯがＬレベルとなり、レディロジック８に
よりクロックの立ち下がりエッヂで、Ｌレベルにサンプ
ルされた時は、バスサイクルの最初であるので、レディ
信号はインアクティブ（Ｈレベル）となる。As shown in si and so in FIGS. 5(A) and 5(B), when status S1 or SO goes to L level and is sampled to L level by ready logic 8 at the falling edge of the clock, it is the beginning of the bus cycle. Therefore, the ready signal becomes inactive (H level).

次のステップの動作につき、まず、同期応答の場合でレ
ディロジック８の動作を第５図（Ａ）を用いて説明する
。Regarding the operation of the next step, first, the operation of the ready logic 8 in the case of a synchronous response will be explained using FIG. 5(A).

次は、制御サイクルで、ステータスＳ１及びＳＯがイン
アクティブ（Ｈレベル）となっており、２分周クロック
（以下ＰＣＬＫと称す）がＨレベルである場合に、クロ
ックの立ち下がりエツジで、命令動作中で５ＲＤＹ＋５
ＲＤＹＥＮがＨレベルであることがサンプルされる。こ
の場合はＨレベルであるのでレディはアクティブにはさ
れず、第５図（Ａ）のＲＥＡＤＹに示す如くＨレベルを
続ける。Next, in the control cycle, when status S1 and SO are inactive (H level) and the divided-by-2 clock (hereinafter referred to as PCLK) is at H level, an instruction is executed at the falling edge of the clock. 5RDY+5 inside
It is sampled that RDYEN is at H level. In this case, since it is at H level, READY is not activated and continues to be at H level as shown by READY in FIG. 5(A).

次に、命令動作が完了すると５ＲＤＹがＬレベルになり
５ＲＤＹ＋５ＲＤＹＥＮがＬレベルになったことが、Ｐ
ＣＬＫがＨレベルである場合に、クロックの立ち下がり
エッヂで、サンプルされるとレディは第５図（Ａ）のＲ
ＥＡＤＹに示す如くアクティブ（Ｌレベル）にされる。Next, when the instruction operation is completed, 5RDY goes to L level and 5RDY+5RDYEN goes to L level, which means that P
When CLK is at H level, when sampled at the falling edge of the clock, ready is R in Figure 5 (A).
It is made active (L level) as shown by EADY.

この場合は同期している為に、５ＲＤＹ＋５ＲＤＹＥＮ
をクロックの立ち下がりエッヂでサンプルした時の、セ
ットアツプ、ホールド時間は指定通りになっているので
、５ＲＤＹ＋５ＲＤＹＥＮがＬレベルになっているのを
サンプルした時（ＳＲＤＹ＋５ＲＤＹＥＮのイ点）、直
ちにレディをアクティブ（Ｌレベル）とする。In this case, since it is synchronized, 5RDY + 5RDYEN
When sampled at the falling edge of the clock, the set-up and hold times are as specified, so when 5RDY+5RDYEN is sampled at L level (SRDY+5RDYEN high point), ready is activated immediately. (L level).

次は、非同期の場合でシンクロナイザ７の動作を第５図
（Ｂ）を用いて説明する。Next, the operation of the synchronizer 7 in the asynchronous case will be explained using FIG. 5(B).

制御サイクルで、ステータスＳ１及゛びＳＯがインアク
ティブ（Ｈレベル）で、クロックの立ち下がりエッヂで
、ＡＲＤＹ＋ＡＲＤＹＥＮのＨレベルがサンプルされる
と、ラッチされ、次の、ＰＣＬＫがＨレベルである場合
に、クロックの立ち下がりエッヂでサンプルされる。こ
の場合はＨレベルであるのでレディはアクティブにはさ
れず、第５図（Ｂ）のＲＥＡＤＹに示す如くＨレベルを
続ける。In the control cycle, when the status S1 and SO are inactive (H level) and the H level of ARDY+ARDYEN is sampled at the falling edge of the clock, it is latched, and the next time when PCLK is H level, , sampled on the falling edge of the clock. In this case, since it is at H level, READY is not activated and continues to be at H level as shown by READY in FIG. 5(B).

次に、命令動作が完了するとＡＲＤＹがＬレベルになり
ＡＲＤＹ＋ＡＲＤＹＥＮがＬレベルになったことが、ク
ロックの立ち下がりエツジで、サンプルされると（ＡＲ
ＤＹ＋ＡＲＤＹＦ、Ｈの四点）ラッチされ、シンクロナ
イザ７の出力にて、次の、ＰＣＬＫがＨレベルである場
合に、クロックの立ち下がりエツジでサンプルされ、Ｌ
レベルであるのでレディロジック８を介して直ちにレデ
ィをアクティブ（Ｌレベル）とする。Next, when the instruction operation is completed, ARDY goes low and ARDY+ARDYEN goes low, which is sampled at the falling edge of the clock (AR
DY+ARDYF, H) is latched, and at the output of the synchronizer 7, when the next PCLK is at H level, it is sampled at the falling edge of the clock, and the L
Since the level is high, the ready is immediately activated (L level) via the ready logic 8.

この場合は、非同期であるので、ＡＲＤＹ＋ＡＲＤＹＥ
ＮのＬレベルをクロックの立ち下がりエツジでサンプル
した時、セットアツプ、ホールド時間は指定通りになっ
ているとは限らないので、次のサイクルまでラッチし、
１サイクル後のサイクルでＬレベルと判断された時、レ
ディをアクティブ（Ｌレベル）としている。In this case, it is asynchronous, so ARDY+ARDYE
When the L level of N is sampled at the falling edge of the clock, the set-up and hold times may not be as specified, so it is latched until the next cycle.
When it is determined that the L level is reached in the cycle one cycle later, the ready is activated (L level).

〔発明が解決しようとする問題点〕[Problem that the invention seeks to solve]

上記説明の如（、非同期の場合、非同期応答信号受信（
ＡＲＤＹ＋ＡＲＤＹＥＮがＬレベル）をサンプルしてか
ら、レディをアクティブ（Ｌレベル）にする迄に１サイ
クル時間がかかり、ＭＰＵを待たせる時間が長い問題点
がある。As explained above (in the case of asynchronous, asynchronous response signal reception (
There is a problem in that it takes one cycle from sampling ARDY+ARDYEN (L level) to making ready active (L level), which causes the MPU to wait for a long time.

本発明は、非同期の場合、非同期応答信号受信をサンプ
ルしてから、レディをアクティブにする迄の時間を短く
出来るレディ信号発生方式の提供を目的としている。An object of the present invention is to provide a ready signal generation method that can shorten the time from sampling an asynchronous response signal reception to activating a ready signal in the case of asynchronous signals.

〔問題点を解決するだめの手段〕[Failure to solve the problem]

第１図は本発明の原理ブロック図であり（Ａ）はそのブ
ロック図、（Ｂ）はそのタイムチャートである。FIG. 1 is a block diagram of the principle of the present invention, (A) is its block diagram, and (B) is its time chart.

第１図に示す如く、応答信号が、同期レディ端子より入
力するとクロックの立ち下がりでレディ信号を出力し、
非同期レディ端子より入力するとクロックの立ち下がり
でラッチし次のクロックの立ち下がりでレディ信号を出
力するレディ発生回路において、 該クロックより僅か遅延した遅延クロック１を作成して
おき、非同期応答信号を、ラッチ回路２を用い、該遅延
クロック１の立ち上がりでランチして該同期レゾ′イ端
子より入力させるようにした構成とする。As shown in Figure 1, when a response signal is input from the synchronous ready terminal, a ready signal is output at the falling edge of the clock.
In a ready generation circuit that latches an input from the asynchronous ready terminal at the falling edge of a clock and outputs a ready signal at the falling edge of the next clock, a delayed clock 1 that is slightly delayed from the clock is created, and the asynchronous response signal is A latch circuit 2 is used, and the delay clock 1 is launched at the rising edge of the delay clock 1, and inputted from the synchronous reset terminal.

〔作　用〕[For production]

本発明によれば、クロックより僅か遅延した遅延クロッ
ク１の立ち上がりで、非同期応答信号受信（ＡＲＤＹが
Ｌレベル）をサンプルした時はラッチ回路２を用いラッ
チし、同期レディ端子より入力させる。According to the present invention, when the asynchronous response signal reception (ARDY is at L level) is sampled at the rising edge of the delayed clock 1 that is slightly delayed from the clock, it is latched using the latch circuit 2 and input from the synchronous ready terminal.

これにより、第１図（Ｂ）に示す如く、レディ発生回路
では、次のクロックの立ち下がりにて、入力応答信号が
Ｌレベルであることをサンプルし、直ちにレディをアク
ティブにする。As a result, as shown in FIG. 1B, the ready generation circuit samples that the input response signal is at the L level at the next falling edge of the clock, and immediately activates the ready signal.

従って、非同期応答信号受信をサンプルしてから、レデ
ィをアクティブにする迄の時間は１／２サイクル以下と
なり、ＭＰＵを待たせる時間を短くすることが出来る。Therefore, the time from sampling the reception of the asynchronous response signal to activating the ready signal is less than 1/2 cycle, and the time the MPU is kept waiting can be shortened.

〔実施例〕〔Example〕

以下本発明の１実施例に付き図に従って説明する。 An embodiment of the present invention will be described below with reference to the accompanying drawings.

第２図は本発明の実施例のレディ信号発生方式のブロッ
ク図、第３図は第２図の場合のレディ動作のタイムチャ
ートである。FIG. 2 is a block diagram of a ready signal generation system according to an embodiment of the present invention, and FIG. 3 is a time chart of ready operation in the case of FIG.

第２図で第４図の場合と異なる点は、非同期の場合でも
、５ＲＤＹＥＮをＬレベルとし、５ＲＤＹ側を選択し、
非同期応答信号はフリップフロップ（以下ＦＦと称す）
２に入力するようにしておき、クロックより僅か遅延さ
せた遅延クロック１にてラッチさせ、５ＲＤＹ端子に入
力するようにした点である。The difference between Fig. 2 and Fig. 4 is that even in the asynchronous case, 5RDYEN is set to L level, the 5RDY side is selected,
The asynchronous response signal is a flip-flop (hereinafter referred to as FF)
2, the signal is latched at the delayed clock 1 which is slightly delayed from the clock, and the signal is input to the 5RDY terminal.

以下この異なる点を中心にして説明する。The following explanation will focus on these different points.

第３図のＣＬＫに示すクロックより僅か遅延したＤＣＬ
Ｋに示す遅延クロック１を作成しＤ−ＦＦ２のクロック
端子に加えておく。DCL slightly delayed from the clock shown in CLK in Figure 3
A delay clock 1 shown at K is created and added to the clock terminal of D-FF2.

第３図ＡＲＤＹ２に示す如き非同期応答信号がＤ−ＦＦ
２に入力し、遅延クロック１の立ち上がりにてこれをサ
ンプルすると、第３図の５ＲＤＹ入力に示す如くこれを
ラッチし、オア回路３を介してレディ発生回路の５ＲＤ
Ｙ端子に入力する。The asynchronous response signal shown in FIG. 3 ARDY2 is the D-FF
2 and samples it at the rising edge of delay clock 1, it is latched as shown at the 5RDY input in FIG.
Input to Y terminal.

５ＲＤＹ端子に入力したので、レディ発生回路４のレデ
ィロジック８では次のクロックの立ち下がりエツジで、
Ｌレベルであることをサンプルし直ちにレディをアクテ
ィブ（Ｌレベル）とする。Since it is input to the 5RDY terminal, the ready logic 8 of the ready generation circuit 4 outputs the following signal at the falling edge of the next clock.
It samples that it is at L level and immediately makes the ready active (L level).

従来の非同期の場合は、第３図のＡＲＤＹＩ。In the conventional asynchronous case, ARDYI in Figure 3.

ラッチに示す如く、非同期応答信号をサンプルしてから
レディをアクティブ（Ｌレベル）にする迄に１サイクル
遅延していたものが、本発明の場合は１／２サイクル以
下の遅延となる。As shown in the latch, there was a one-cycle delay from sampling the asynchronous response signal to making ready active (L level), but in the case of the present invention, the delay is less than 1/2 cycle.

尚、同期の場合は、第３図５ＲＤＹに示す如く応答信号
をサンプルすると直ちにレディをアクティブ（Ｌレベル
）にする。In the case of synchronization, as shown in FIG. 3, 5RDY, as soon as the response signal is sampled, the ready signal is activated (L level).

〔発明の効果〕〔Effect of the invention〕

以上詳細に説明せる如く本発明によれば、非同期応答信
号受信をサンプルしてから、レディをアクティブにする
迄の時間は１／２サイクル以下となり、ＭＰＵを待たせ
る時間を短くすることが出来る効果がある。As explained in detail above, according to the present invention, the time from sampling the reception of the asynchronous response signal to activating the ready is less than 1/2 cycle, which has the effect of shortening the time the MPU is kept waiting. There is.

【図面の簡単な説明】[Brief explanation of the drawing]

第１図は本発明の原理ブロック図、 第２図は本発明の実施例のレディ信号発生方式のブロッ
ク図、 第３図は第２図の場合のレディ動作のタイムチャート、 第４図は従来例のレディ信号発生方式のブロック図、 第５図は第４図のレディ発生回路のレディ動作を示す図
である。 図において、 １は遅延クロック、 ２はランチ回路、フリップフロップ、 ３はオア回路、 ４はレディ発生回路、 ５はマイクロプロセッサ、 ６はメモリ制御回路、 ７はシンクロナイザ、 ８はレディロジック、 ９はＰＣＬＫゼネレータを示す。 Ｉべν”ｊ′ＸＪ７ ′〈＝二／ （Ａ） み発明の斤工室ダ 手　１　区 月＝４日日の災七シックのしデイ４シテ灸（生方ルーの
アｎ・７）利手　２　図Fig. 1 is a block diagram of the principle of the present invention, Fig. 2 is a block diagram of a ready signal generation method according to an embodiment of the present invention, Fig. 3 is a time chart of ready operation in the case of Fig. 2, and Fig. 4 is a conventional example. FIG. 5 is a block diagram of an example ready signal generation system. FIG. 5 is a diagram showing the ready operation of the ready generation circuit of FIG. 4. In the figure, 1 is a delay clock, 2 is a launch circuit, a flip-flop, 3 is an OR circuit, 4 is a ready generation circuit, 5 is a microprocessor, 6 is a memory control circuit, 7 is a synchronizer, 8 is a ready logic, and 9 is PCLK Showing a generator. Ibeν"j' Left hand 2 figure

Claims (1)

【特許請求の範囲】 応答信号が、同期レディ端子より入力するとクロックの
立ち下がりでレディ信号を出力し、非同期レディ端子よ
り入力するとクロックの立ち下がりでラッチし次のクロ
ックの立ち下がりでレディ信号を出力するレディ発生回
路において、 該クロックより僅か遅延した遅延クロック（１）を作成
しておき、非同期応答信号を、ラッチ回路（２）を用い
、該遅延クロック（１）の立ち上がりでラッチして該同
期レディ端子より入力させるようにしたことを特徴とす
るレディ信号発生方式。[Claims] When the response signal is input from the synchronous ready terminal, the ready signal is output at the falling edge of the clock, and when it is input from the asynchronous ready terminal, it is latched at the falling edge of the clock, and the ready signal is output at the falling edge of the next clock. In the output ready generation circuit, a delayed clock (1) slightly delayed from the clock is created, and the asynchronous response signal is latched at the rising edge of the delayed clock (1) using the latch circuit (2). A ready signal generation method characterized in that input is made from a synchronous ready terminal.
JP25761387A 1987-10-13 1987-10-13 Ready signal generation system Pending JPH0199155A (en)

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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008165344A (en) * 2006-12-27 2008-07-17 Kyocera Corp Interface circuit and electronic equipment

Cited By (1)

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Publication number Priority date Publication date Assignee Title
JP2008165344A (en) * 2006-12-27 2008-07-17 Kyocera Corp Interface circuit and electronic equipment

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