JPS62281047A - Output control system for data - Google Patents
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- 238000000034 method Methods 0.000 claims description 5
- 238000013481 data capture Methods 0.000 claims description 3
- 230000005540 biological transmission Effects 0.000 abstract description 3
- 238000010586 diagram Methods 0.000 description 4
- 230000008676 import Effects 0.000 description 4
- 230000000630 rising effect Effects 0.000 description 4
- 230000000694 effects Effects 0.000 description 2
- 240000002853 Nelumbo nucifera Species 0.000 description 1
- 235000006508 Nelumbo nucifera Nutrition 0.000 description 1
- 235000006510 Nelumbo pentapetala Nutrition 0.000 description 1
- 238000000375 direct analysis in real time Methods 0.000 description 1
- 230000008034 disappearance Effects 0.000 description 1
- 238000012063 dual-affinity re-targeting Methods 0.000 description 1
- 230000000737 periodic effect Effects 0.000 description 1
- 238000002360 preparation method Methods 0.000 description 1
- 230000001052 transient effect Effects 0.000 description 1
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Abstract
Description
【発明の詳細な説明】
３、発明の詳細な説明
（産業上の利用分野）
本発明は、データ処理システムに於けるデータの出力制
御方式に関する。Detailed Description of the Invention 3. Detailed Description of the Invention (Field of Industrial Application) The present invention relates to a data output control method in a data processing system.
（従来技術と問題点）
所謂ワンチップｃｐｕ ’（ｌ−使用したデータ処理シ
ステムでは、制御装置から被制御装置に対して行なわれ
る制御がＣＰＴＪから出力されるデータに基いて行なわ
れ、このデータは通常ＣＰＵからのライトモード信号（
以下、ＷＲ倍信号いう。）によって被制御装置に取シ込
まれるようになっている。(Prior art and problems) In a data processing system using a so-called one-chip CPU, control from a control device to a controlled device is performed based on data output from the CPTJ. Normally the write mode signal from the CPU (
Hereinafter, it will be referred to as the WR multiplied signal. ) so that it is imported into the controlled device.
従来は、上記ＷＲ倍信号被制御装置にアクセスするため
のアクセス信号（以下、Ｉ ０ＩＬＱ信号という。）と
同時に出力されるので、被制御装置へのデータの取シ込
み動作が当咳制御装置の立ち上シと同時に生起する。従
って被制御装置が完全に立ち上らないうちにデータの取
シ込み動作が進行するという事態が生ずることがあシ、
被制御装置に於いて正しくデータが受信されないことが
ある。Conventionally, the WR multiplied signal is output at the same time as the access signal (hereinafter referred to as the I0ILQ signal) for accessing the controlled device, so that the data import operation to the controlled device is performed by the control device. Occurs at the same time as standing up. Therefore, a situation may arise in which the data import operation progresses before the controlled device has completely started up.
Data may not be received correctly in the controlled device.
（発明の目的）
本発明は以上の問題点を解決すべく提案するもので、被
制御装置でのデータの取り込みが確実に行なわれるデー
タの出力制御方式を得ることを目的とする。(Objective of the Invention) The present invention is proposed to solve the above-mentioned problems, and an object of the present invention is to obtain a data output control method that allows a controlled device to reliably take in data.
（発明の概要）
上記目的のため、本発明は、ＣＰＵからＷ１信号及び閣
信号が出力されてから、例えばＣＰＵのクロック信号に
よって設定した遅延時間ののち被制御装置にデータの取
シ込み命令を出力するようにしたものであシ、具体的に
はＷ１信号とＩ ＯＲＱ信号のアンド論理出力から上記
クロック信号の１周期後に出力を生起するようになした
信号遅延手段を制御装置内に設けるようにしたものであ
る。(Summary of the Invention) For the above purpose, the present invention issues a data import command to a controlled device after a delay time set by, for example, a clock signal of the CPU after the W1 signal and the cabinet signal are output from the CPU. Specifically, a signal delay means is provided in the control device to generate an output after one cycle of the clock signal from the AND logic output of the W1 signal and the IORQ signal. This is what I did.
（実施例の構成）
第１図は本発明の実施例の主要部を示した回路図である
。(Configuration of Embodiment) FIG. 1 is a circuit diagram showing the main parts of an embodiment of the present invention.
第１図に示すように、制御装置ＣＣには、制御全般を行
なうＣＰＵ １、ＣＰＵ １にクロック信号を供給する
クロック発振器２、ＣＰＵ １が出力するアドレスコー
ドを被制御装置ＣＯＵの番号に展開するデコーダ３、Ｃ
ＰＵ １が出力するデータの被制御装置ＣＱＵへの送出
を制御するゲート４、及びＣＯＵ １が出力するＷ１信
号とＩ ＯＲＱ信号から被制御装置ＣＯＵへのデータの
取シ込みを指示する信号（以下、謹信号という。）を生
成するための信号遅延回路５が設けられ、また被制御装
置ＣＯＤには、制御装置ＣＣからのデータを取シ込んで
保持するラッチ回路１１及びこのラッチ回路１１に前信
号を伝達するアンドダート１２が設けられている。As shown in FIG. 1, the control device CC includes a CPU 1 that performs general control, a clock oscillator 2 that supplies clock signals to the CPU 1, and a clock oscillator 2 that expands the address code output from the CPU 1 into the number of the controlled device COU. Decoder 3, C
A gate 4 controls the transmission of data output from PU 1 to the controlled device CQU, and a signal (hereinafter referred to as The controlled device COD is provided with a signal delay circuit 5 for generating a signal (hereinafter referred to as a "congratulatory signal"), and a latch circuit 11 for receiving and holding data from the control device CC, and a latch circuit 11 in front of this latch circuit 11. An AND dart 12 is provided for transmitting a signal.
上記信号遅延回路５は、２つのＤタイプフリッグフロッ
７”（以下、スリップフロップという。）５１．５２１
を縦列に結合し、前段の７リツプフロツゾ５１の入力端
子Ｄ Ｋ ｌ０ＲＱ信号と］信号のアンド論理が入力さ
れ、前段の７リツプフロツプ５１の出力端子Ｑと後段の
７リツグフロツグ５２の出力端子百に出力される信号の
アンド論理會ｌ０ＷＳ信号とするように構成されている
。すなわち、ＣＰＵ １のＷ１端子とｌ０ＲＱ端子とが
アンド？−）５３の２つの入力端子に接続され、その出
力端子が前段の７リツプフロツプ５１の入力端子りに接
続され、前段のスリップフロップ５１の出力端子Ｑが後
段のスリップフロップ５２の入力端子りに接続され、２
つのスリップフロップ５１．５２のクロック端子ＣＫが
クロック発振器２に接続され、更にスリップフロップ５
１の出力端子Ｑと７リツプフロツゾ５２の出力端子てが
アンドダート５４の２つの入力端子に接続され、当該ア
ンドゲート５４の出力端子から得られる信号ｆｌＯＷｓ
信号とするようにしである。The signal delay circuit 5 includes two D-type flip-flops 7" (hereinafter referred to as slip-flops) 51.521
are connected in cascade, and the AND logic of the input terminal DK10RQ signal and ] signal of the 7-lip flop 51 in the previous stage is input, and is output to the output terminal Q of the 7-lip flop 51 in the previous stage and the output terminal 10 of the 7-lip flop 52 in the subsequent stage. It is configured such that the AND logic of the signals 10WS and 10WS is obtained. In other words, are the W1 terminal and l0RQ terminal of CPU 1 AND? -) 53, its output terminal is connected to the input terminal of the previous-stage 7-slip-flop 51, and the output terminal Q of the previous-stage slip-flop 51 is connected to the input terminal of the subsequent-stage slip-flop 52. and 2
The clock terminals CK of two slip-flops 51 and 52 are connected to the clock oscillator 2, and the clock terminals CK of the two slip-flops 51 and 52 are connected to the clock oscillator 2,
The output terminal Q of the gate 1 and the output terminal of the gate 7 are connected to the two input terminals of the AND gate 54, and the signal flOWs obtained from the output terminal of the AND gate 54 is connected to the two input terminals of the AND gate 54.
It should be used as a signal.
デコーダ３の入力側にはアドレスバス＆ｄのＩＯ指定ラ
インが接続されてお９、その出力側の各ラインは各被制
御装置ＣＯＤ （被制御装置ＣＯＤは複数個設備されて
いる。）のアンドｒ−）１２０一方の入力端子に接続さ
れている。また、当該デコーダ３０制御端子はＣＰＵ
１のＴＯＴｔＱ端子に接続されておシ、データを送出す
べき被制御装置ＣＯＵはｌ０ＲＱ信号が出力されたとき
アドレスデータが当該デコーダ３で展開されて指定され
るようになっている。The IO designation line of the address bus &d is connected to the input side of the decoder 3, and each line on the output side is connected to the ANDr of each controlled device COD (a plurality of controlled devices COD is installed). -) 120 is connected to one input terminal. In addition, the control terminal of the decoder 30 is
The controlled device COU which is connected to the TOTtQ terminal of No. 1 and which is to send data is specified by having its address data developed by the decoder 3 when the l0RQ signal is output.
また、ｒ−）４の制御端子はＣＰＵ ｉのｌ０ＲＱ端子
に接続されておシ、被制御装置ＣＯＵ側へのデータの送
出はπ頭信号が出力されたときに行なわれるようになっ
ている。Further, the control terminal of r-)4 is connected to the l0RQ terminal of CPU i, and data is sent to the controlled device COU side when the π head signal is output.
また、被制御装置ＣＯＵに於いて、データの取シ込み回
路は、前記デコーダ３から出力される番号指定信号（Ｃ
０ＩＪＩ 〜ＣＯＵユ）と前記前信号とのアンド論理を
アンドｒ−）１２でとり、その結果によって制御装置Ｃ
Ｃから送出されたデータをラッチ回路１１で記憶保持す
るように構成されている◎（実施例の作用）
第２図は、本発明に係るライトモードのタイミング図で
ある。以下、この第２図を参照して実施例の動作を説明
する。Furthermore, in the controlled device COU, the data acquisition circuit receives a number designation signal (C
0IJI~COUY) and the previous signal are ANDed by ANDr-)12, and the control device C is controlled based on the result.
The latch circuit 11 is configured to store and hold the data sent from C (Operation of the Embodiment) FIG. 2 is a timing diagram of the write mode according to the present invention. The operation of the embodiment will be described below with reference to FIG.
ＣＰＵ １の処理サイクルで被制御装置ＣＯＤに対する
データの書き込み時（ライトモード）前では、ＣＰＵ
１のＷ１端子とＩ ＯＲＱ端子はともにハイレベル（以
下、ハイレベルｔ−ｕ＃と記述する。）にあるため、信
号遅延回路５のアンドｅ−）５３は″Ｈ＃を出力してお
シ、フリッ７″７０ッ７’５１０入力端子りは＠■”に
なっていてその出力端子Ｑは”Ｈ”となっている。また
７リツノフロツｆ５１の出力端子Ｑが１Ｈ１であること
によシ、ソリツノフロッグ５２の入力端子りが＠Ｈ”と
なっていてその出力端ｒＡ ）
子方はローレベル（以下、ローレベルを“Ｌ″と記述す
る。）にあり、従って７リツプフロツゾ５４の入力端子
は一方が１Ｈ＃、他方がＬ＃であってその出力端子はＨ
”であシ、従って、信号遅延回路５からは蓮催号は出力
されていない。Before writing data to the controlled device COD (write mode) in the processing cycle of CPU 1, the CPU
Since both the W1 terminal and the IORQ terminal of the signal delay circuit 5 are at high level (hereinafter referred to as high level tu#), the AND e-) 53 of the signal delay circuit 5 outputs "H#" and , the input terminal of the flip7''707'510 is @■'', and its output terminal Q is "H".Also, since the output terminal Q of the flip7f51 is 1H1, The input terminal of the soritsunofrog 52 is @H", and its output terminal rA) is at low level (hereinafter, low level will be referred to as "L"), so the input terminal of the 7lipfrog 54 is One side is 1H#, the other is L#, and its output terminal is H
”Yes, therefore, the signal delay circuit 5 does not output the lotus signal.
ＣＰＵ １の処理サイクルで被制御装置 ＣＱＵに対す
るデータの書込み時（ライトモード）になると、第２図
に示すように、第１周期Ｔ！のクロック信号の立ち上シ
でＣＰＵ １はアドレスライン＆ｄにデータ送付先の被
制御装置ＣＯＤのアドレスコードを送出する。また、第
１周期Ｔ！のクロック信号の立ち下りでＣＰＵ １は送
出すべきデータをデータバスｄｅに出力する。When writing data to the controlled device CQU (write mode) in the processing cycle of CPU 1, as shown in FIG. 2, the first period T! At the rising edge of the clock signal, the CPU 1 sends the address code of the controlled device COD to which the data is to be sent to the address line &d. Also, the first period T! At the falling edge of the clock signal, the CPU 1 outputs the data to be sent to the data bus de.
次に第２周期Ｔ１になると、クロック信号の立ち上シで
ＣＰＵ １はＷ１端子とｌ０ＲＱ端子を共に”Ｌ″とす
る。ｌ０ＲＱ端子が１Ｌ＃になったことは、当該端子に
ｌ０ＲＱ信号が出力されたことを意味し、このｌ０ＲＱ
信号はＣＰＵ １が被制御装置ＣＯυにアクセスするこ
とを示す。また、Ｗ１端子が１Ｌ＃になったことは、当
該端子にＷ１信号が出力されたこと全意味し、との■信
号は上記アクセスが被制御装置ＣＯＤに対するデータの
書き込みのためのもの（ライトモード）でおることを示
している。Next, in the second period T1, the CPU 1 sets both the W1 terminal and the 10RQ terminal to "L" at the rising edge of the clock signal. When the l0RQ terminal becomes 1L#, it means that the l0RQ signal is output to the terminal, and this l0RQ
The signal indicates that CPU 1 accesses controlled device COυ. Furthermore, the fact that the W1 terminal has become 1L# means that the W1 signal has been output to that terminal, and the ■ signal indicates that the above access is for writing data to the controlled device COD (write mode ).
両信号の出力によってデコーダ３はアドレスバスａｄに
出力されているアドレスコードを機器番号に展開し、例
えば第１番目の出力線貸方１に“Ｌ”信号を出力する。By outputting both signals, the decoder 3 develops the address code output to the address bus ad into a device number, and outputs an "L" signal to the first output line credit 1, for example.
これによって第１番目の被制御装置ＣＯＵが指定された
こととなる。また、とのｌ０ＲＱ信号の出力によってｒ
−ト４が導通し、データバスｄｏに出力されているデー
タが被制御装置ＣＱＵ側に、すなわちデータ出力線ＤＴ
Ｒに出力される。This means that the first controlled device COU has been designated. Also, by outputting the l0RQ signal with
- port 4 becomes conductive, and the data being output to the data bus do is transferred to the controlled device CQU side, that is, the data output line DT
Output to R.
また、ＣＰＵ １のＷＲ端子と回端子とがともに１Ｌ”
となったことでアンドｆ −ト５３の出力端子は＠Ｌｊ
ｌとなシ、フリツプフロツプ５１の入力端子りが″Ｌ＃
となる。このときは未だフリップフロップ５１の出力端
子Ｑは”Ｈ＃のままでおる。Also, both the WR terminal and the rotation terminal of CPU 1 are 1L"
As a result, the output terminal of ANDf-to 53 becomes @Lj
If it is not L, the input terminal of flip-flop 51 is "L#".
becomes. At this time, the output terminal Q of the flip-flop 51 remains at "H#".
次に第３周期Ｔ３になると、フリツプフロツプ５１の入
力端子りが１Ｌ＃となっていることによシ、クロック信
号の立ち上）で当該フリツプフロツプ５１の出力端子Ｑ
が′″Ｈ＃からＬ＃に反転する。このときフリラグフロ
ッグ５２の出力端子百は“Ｌｌであるのでアンドダート
５４の２つの入力が共に“Ｌ″となシ、その出力は＠Ｈ
′から″Ｌ”に反転する・すなわち、信号遅延回路５か
らｌ０ＷＳ信号が出力されたことになる。Next, in the third period T3, since the input terminal of the flip-flop 51 is 1L#, the output terminal Q of the flip-flop 51 is switched at the rising edge of the clock signal.
is inverted from ``H#'' to L#.At this time, since the output terminal 100 of the free lag frog 52 is ``Ll'', the two inputs of the AND dart 54 are both ``L'', and its output becomes @H.
' to "L". In other words, the signal delay circuit 5 outputs the l0WS signal.
次に第４周期Ｔ４になると、フリップフロッグ５工の入
力端子りは″Ｌ＃でアシ、また７リツゾ７０ツｆ５２０
入力端子りも７リツｆ７０ツブ５１の出力端子Ｑが“Ｌ
″でおることによυ１Ｌ＃であるので、クロック信号の
立ち上りで７リツデフロツｆ５１の出力端子Ｑ及びフリ
ップ７０ツブ５２の出力端子でか共に＠Ｌ“から“Ｈ＃
に反転し、これらを入力とするアンドｒ −） ５４の
出力が″Ｌ”から１Ｈ＃に反転する。すなわち信号遅延
回路５からの化■信号が消滅する。Next, in the fourth period T4, the input terminal of the flip-frog 5 is set to ``L#'', and the input terminal of the flip-frog 5 is set to ``L#'', and the input terminal of the
The output terminal Q of the input terminal Rimo 7 Ritsu f70 Tsubu 51 is “L”
'', it becomes υ1L#, so at the rising edge of the clock signal, both the output terminal Q of the 7-day defroster f51 and the output terminal of the flip 70 tube 52 change from @L" to "H#.
The output of the ANDr-) 54 which takes these as inputs is inverted from "L" to 1H#. That is, the negative signal from the signal delay circuit 5 disappears.
以上のように、ＩＱＷ８信号はライトモードの第３周期
の始めに生起して第４周期の始めに消滅する。As described above, the IQW8 signal occurs at the beginning of the third cycle of the write mode and disappears at the beginning of the fourth cycle.
第４周期Ｔ４のクロック信号の立ち下υでＣＰＵ１はＷ
１端子及びｌ０ＲＱ端子をＨ＃とし、Ｗ１信号及び石頭
信号を消滅させる。π両信号の消滅によってデコーダ３
の第１番目の出力線Ｕ１の１Ｌ″″信号が消滅し、第１
番目の被制御装置ＣＯＤの指定が解かれる。At the falling edge υ of the clock signal in the fourth period T4, the CPU 1 outputs W
The 1 terminal and the 10RQ terminal are set to H#, and the W1 signal and the head signal are eliminated. π Due to the disappearance of both signals, the decoder 3
The 1L'' signal of the first output line U1 disappears, and the first
The designation of the th controlled device COD is released.
以上の４周期Ｔ！〜Ｔ４で１つの被制御装置ＣＯＵに対
するデータの誓き込み処理が終了し、次のライトモード
の第１周期Ｔ！でＣＰＵ １はアドレスラインａｄに出
力しているアドレスコードヲ次に指定する被制御装置Ｃ
ＯＤのコードに変化させ、第２図には示さないが、次の
ライトモードの第２周期Ｔ１ｔに於いて、前記と同様に
ｌ０ＲＱ信号によってデコーダ３の第２番目の出力線茹
−に“Ｌ＃倍信号出力され、第２番目の被制御装置ＣＯ
Ｄが指定される。Above 4 cycles T! The data commitment process for one controlled device COU is completed at ~T4, and the first cycle of the next write mode T! Then, CPU 1 specifies the next controlled device C by the address code output to the address line ad.
Although not shown in FIG. 2, in the second cycle T1t of the next write mode, the second output line of the decoder 3 is set to "L" by the l0RQ signal in the same manner as described above. #The double signal is output and the second controlled device CO
D is designated.
以上の動作が複数個の被制御装置ＣＯＤについて順次行
なわれていく。The above operations are sequentially performed for a plurality of controlled devices COD.
次に被制御装置ＣＯＵ内の動作を説明する。Next, the operation inside the controlled device COU will be explained.
前記したようにライトモードの第２周期Ｔ１の始めでデ
コーダ３０Ｍ１番目の出力線ＣＯＵ！に＠Ｌ＃Ｌ″が出
力されて第１番目の被制御装置ＣＯＤが指定されると、
アンドｅ−）１２の一方の入力（第１図で上側の入力）
がＬ’となる。このとき当該アンドゲート１２の他方の
入力（第１図で下側の入力）は未だ″Ｈ”であるのでそ
の出力は＠Ｈ”のまま変化しない。As described above, at the beginning of the second cycle T1 of the write mode, the first output line COU! of the decoder 30M is activated. When @L#L'' is output to specify the first controlled device COD,
ande-) One input of 12 (upper input in Figure 1)
becomes L'. At this time, the other input (the lower input in FIG. 1) of the AND gate 12 is still at "H", so its output remains @H and does not change.
第３周期Ｔ３になって前記のように制御装置ＣＣの信号
遅延回路５からｉ信号が出力されるとアンドダート１２
の２つの入力は共に１”となってその出力が＠Ｌ”とな
る。このアンドｒ−）１２の１Ｌ＃出力によって、帥記
データ出力線ＤＴＨに出力されているデータがラッチ回
路１１内に保持される。すなわち、被制御装置ＣＯＤで
のデータの取り込みが完了する。In the third period T3, when the i signal is output from the signal delay circuit 5 of the control device CC as described above, the AND/DART 12
The two inputs of both become 1" and the output becomes @L". The 1L# output of the ANDr-) 12 causes the data being output to the master data output line DTH to be held in the latch circuit 11. That is, the data capture in the controlled device COD is completed.
上記データの取シ込み動作に於いて、ｌ０ＷＢ信号が出
力されたときには、すでにその１周期的ＫＩＯＲＱ信号
によってデコーダ３による、被制御装置ＣＯＤの指定が
完了しておシ、かつダート４が導通しているデータ出力
線ＤＴＨにデータが出力されている状態にある。すなわ
ち、被制御装置ＣＯＵ側へのデータの伝送準備が充分に
なされてから（被制御装置ＣＯＤの動作が充分に立ち上
シ、かつ被制御装置ＣＯＵ側へのデータバス（ＤＴＲ）
の過渡現象がなくなってから）当該被制御装置ＣＯＤで
のデータの取り込み動作が行なわれるようになっている
。In the above data import operation, when the 10WB signal is output, the designation of the controlled device COD by the decoder 3 has already been completed by the one periodic KIORQ signal, and the dart 4 is conductive. Data is being output to the data output line DTH. In other words, after preparations for data transmission to the controlled device COU side have been made sufficiently (the operation of the controlled device COD has been sufficiently started up, and the data bus (DTR) to the controlled device COU side is
(after the transient phenomenon has disappeared), the data fetching operation in the controlled device COD is performed.
（発明の効果）
以上に説明したように、本発明は、ＣＰＴＩからＷ１信
号及びπ頭信号が出力されてからしばらくして（ＣＰＵ
のクロック信号で設定さ扛る遅延時間ののちに）被制御
装置にデータの取シ込み信号を出力するように構成した
ものであシ、被制御装置側の動作が完全に立ち上ったの
ちにデータの取シ込みが行なわれるため伝送するデータ
にｍｂが生ずることが非常に少なくなるという効果があ
る。(Effects of the Invention) As explained above, the present invention provides an advantage that, after a while after the CPTI outputs the W1 signal and the
The device is configured to output a data capture signal to the controlled device after a delay time set by the clock signal of This has the effect of greatly reducing the occurrence of MB in the transmitted data.
第１図は本発明の実施例のブロック図、第２図は動作を
示すタイミング図である。
（主な記号）
ＣＣ・・・制御装置、 ＣＯＵ・・・被制御装置、１
・・・ＣＰＵ 、 ５・・・信号遅延回路、
１１・・・ラッチ回路。FIG. 1 is a block diagram of an embodiment of the present invention, and FIG. 2 is a timing diagram showing the operation. (Main symbols) CC...control device, COU...controlled device, 1
...CPU, 5...Signal delay circuit,
11...Latch circuit.
Claims (3)
置が制御されるデータ処理システムに於いて、制御装置
のＣＰＵからライトモード信号と被制御装置へのアクセ
ス信号が出力されてから設定時間の遅延ののち、被制御
装置にデータの取り込み信号を送出するようにしたデー
タの出力制御方式。(1) In a data processing system in which a controlled device is controlled based on data output from a control device, a set time elapses after the CPU of the control device outputs a write mode signal and an access signal to the controlled device. A data output control method in which a data capture signal is sent to a controlled device after a delay of .
起動し、ＣＰＵのクロック信号に基ずく遅延時間ののち
出力を生起する信号遅延手段によってデータの取り込み
信号を生成するようにした特許請求の範囲第１項に記載
のデータの出力制御方式。(2) The data acquisition signal is generated by a signal delay means that is activated by the AND logic of the write mode signal and the access signal and produces an output after a delay time based on the CPU clock signal. The data output control method described in Section 1.
を縦列結合した回路である特許請求の範囲第２項に記載
のデータの出力制御方式。(3) The data output control system according to claim 2, wherein the signal delay means is a circuit in which a plurality of D-type flip-flops are connected in series.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12505286A JPS62281047A (en) | 1986-05-30 | 1986-05-30 | Output control system for data |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12505286A JPS62281047A (en) | 1986-05-30 | 1986-05-30 | Output control system for data |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62281047A true JPS62281047A (en) | 1987-12-05 |
Family
ID=14900634
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12505286A Pending JPS62281047A (en) | 1986-05-30 | 1986-05-30 | Output control system for data |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62281047A (en) |
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| Publication number | Priority date | Publication date | Assignee | Title |
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| GB2347597A (en) * | 1998-12-23 | 2000-09-06 | Quantum Corp | Data bus with inter symbol interference reduced by variable timing |
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| JPS56108125A (en) * | 1980-01-29 | 1981-08-27 | Mitsubishi Electric Corp | Access device |
-
1986
- 1986-05-30 JP JP12505286A patent/JPS62281047A/en active Pending
Patent Citations (1)
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