JPH0195336A - リトライ制御方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 技術分野 本発明は間欠障害の救済を行うための命令リトライ制御
方式に関する。

従来技術 従来のバイブライン処理型情報処理装置でのパイプライ
ン処理は次のようにして行なわれる。第５図を参照する
と、このパイプライン処理の一例では、アドレス手段に
より命令キャッシュから命令を取出す命令取出（ＩＦ）
ステージ、このステージで取出された命令を命令レジス
タに格納したあとこの゛命令のオペランドにもとづきア
ドレス加専器で論理アドレスを生成するオペランドアド
レス（ＡＣ）ステージ、このステージで生成された論理
アドレスを論理アドレスレジスタに格納したあとアドレ
ス変換バッファで論理アドレスを物理アドレスに変換す
るアドレス変換（＾■）ステージ、このステージで変換
された物理アドレスを物理アドレスレジスタに格納した
あと、この物理アドレスでオペランドキャッシュをアク
セスしオペランドを読み出すオペランドキャッシュアク
セス（ＣＡ）ステージ、このステージで読み出されたオ
ペランドを実行レジスタに格納したあと演ｎ器で演算す
る演算実行（［Ｘ）ステージ、およびこの（ＥＸ）ステ
ージで演算された結果を格納する結果格納（ＳＴ）ステ
ージの６つのステージに分割されている。

第６図を参照すると、従来この種のパイプライン処理型
情報処理装置では、主記憶装置へのストア動作を命令カ
ウンタの更新時まで極力遅らせることにより、命令カウ
ンタの更新とメモリへの最初のストアまでの命令リトラ
イ不可期間の短縮を計っていた。

しかし、この方式では、ストア処理に対する主記憶装置
更新タイミングが考慮されていないため、ストアバッフ
ァから主記憶装置への格納（以下掃出しと称す）は命令
カウンタの更新後になる。従って命令Ｃのように一命令
で多くのストア処理をしなければならない命令では、命
令リトライ不可期間が長くなるという欠点がある。

発明の目的 本発明の目的は上述の欠点を除去するようにした命令リ
トライ制御方式を提供することにある。

発明の構成 本発明の方式は、複数バイトの演算をバイト単位で行う
演算実行手段と、この演算実行手段からの演算結果をバ
イト単位で順次格納するストアバッフ７手段と、このス
トアバッファ手段からバイト単位で転送される演ね結果
を記憶する主記憶手段と、前記ストアバッファ手段への
リトライ単位の演算結果の格納動作終了まで前記主記憶
手段への該リトライ単位の演算結果の転送を禁止するた
めの掃出し待合指示フラグ手段と、障害検出に応答して
演算ずみのリトライ単位の次のリトライ単位からリトラ
イを行うよう命令を変更するリトライ制御手段とを含む
ことを特徴とする。

実施例 次に本発明の一実施例について詳細に説明する。

まず、本発明の前提となる第４図の処理を実現する回路
について簡単に説明する。第１図を参照すると、命令取
出しく　ＩＦ）ステージの処理のため主記憶装置８から
読み出された命令を格納する命令主１１ツシユＩ　Ｃａ
ｃｈｅ　、この命令キャッシュＩ　Ｃａｃｈｅにアドレ
スを供給する・アドレスレジスタＡＮＣ１このアドレス
レジスタＡＩＣの内容を更新するためのインクリメンタ
＋１、命令キャッシュＩ　Ｃａｃｈｅからの命令を一旦
格納するための命令バッファＩＢおよび線１１１を介し
てリトライ制御部１７からの指示に応答して変更後の命
令を選択するためのセレクタ２１を備えている。

オペランドアドレス生成（ＡＣ）ステージでは、セレク
タ２１で選択出力された変更後の命令を格納する命令レ
ジスタｌＲ２Ｏ、この命令レジス・りＩＲ２Ｇからのア
ドレスまたはその値により索引されるアドレスを格納す
るためのレジスタＢＲおよびＧＲ，およびこの命令レジ
スタｌＲ２Ｏ，レジスタＢＲおよびＧＲからの値を計算
しアドレスを生成するためのアドレス演算器ＡＤ、　Ａ
ＤＤＥＲが必要である。

アドレス変換（＾■）ステージのためには、アドレス演
算器ＡＤ、　ＡＤＤＥＲから与えられる論理アドレスを
格納する論理アドレスレジスタＬＡＲおよびこの論理ア
ドレスに応答して物理アドレスを読み出すためのアドレ
ス変換バッファ　ＴＬＢが用意されている。

次にキャッシュアクセス（ＣＡ）ステージの処理のため
アドレス変換バッファＴＬＢから与えられる物理アドレ
スを格納するための物理アドレスレジスタＰＡＲ、この
物理アドレスレジスタＰＡＲからのアドレス情報で指示
される位置に主記憶装置８がらのオペランドを格納し、
格納されたオペランドを読み出すためのオペランドキャ
ッシュｏ　ｃａｃｈｅ　。

レジスタ群ＢＲおよびＧＲ，更にこれらレジスタ群ＢＲ
およびＧＲからの内容を選択するためのセレクタ２２が
用意されている。

演算実行（ＥＸ）ステージのためには、演算を行うため
の演算器ＦＬＴ、ＡＤＤ　、桁合わせを行うためのシフ
タ５）ＩＴ　、これら演算器ＦＬＴ、ＡＤＤ　１シフタ
５ＩＩＴおよびオペランドキャッシュＯＣａｃｈｅから
の演算結果、演算中間結果およびオペランドを格納する
ための実行レジスタＥＸＲ、セレクタ２２からの内容お
よび演算器ＦＬＴ、　ＡＤＤおよびシフタＳＨＴからの
演算結果、演算中間結果を格納するためのレジスタＲＥ
ＧＩＳＴＥＲ，実行レジスタＥＸＲおよびレジスタＲＥ
ＧＩＳＴＥＲからの情報を入力し、ストアバッフ７７用
の書込みアドレスレジスタ２１のセット指示信号を線１
０１に出力し、ストアバッファ掃出待合指示フラグを線
１０２に出力し、リトライ単位のストアバッファ中間掃
出信号を線１１２に出力し、命令カウンタの更新指示信
号を線１０８に出力する演算制御部１が設けられている
。

結果格納（ＳＴ）ステージでは、演算器ＦＬＴ、　ＡＤ
ＤおよびシフタＳＨＴからの演算結果を格納するための
リードデータレジスタＲＤＲ５の他、本発明の一実施例
は線１０１からの指示に応答して書込みアドレスをセッ
トする書込アドレスレジスタＷＡ２、このレジスタ様２
からの書込みアドレスを＋１増加させるためのインクリ
メンタ３、線１０２を介して与えられるストアバッファ
掃出待合指示フラグをセットするレジスタＷＦ４、この
レジスタＷＦ４からのフラグを書込アドレスレジスタ貼
２で指示される位置に格納する掃出持合指示フラグバッ
ファーＥＢ６、線１０３を介して与えられるリードデー
タレジスタ５の内容を、レジスタＷＡ２からのアドレス
で指示される位置に格納するためのストアバッファ７、
このストアバッファ７に対する続出アドレスを格納する
ための読出アドレスレジスタ９、この続出アドレスレジ
スタ９の内容を更新するためのインクリメンタ１０、帰
山待合指示フラグバッファＷＦＢ　６から線１０４を介
して与えられる掃出待合指示フラグを入力持合せがない
ときのみ線１０５に出力するメモリアクセス制御部１１
．このメモリアクセス制御部１１から１０５を介して与
えられるｔＭ出待合指示フラグを格納するレジスタＭＡ
Ｒ１２、障害を検出し線１０９を介して通知する障害処
理制御部１４、線１０８を介して与えられる命令カウン
タの更新指示に応答して線１０９からの障害通知を判定
し、障害が検出されなければ更新指示信号を線１１０に
出力するとともに、線１１１にリセット指示信号を出力
する命令カウンタ更新制御部１３、線１１０を介して与
えられる更新指示信号に応答して更新内容をセットする
命令カウンタＩＣｌ３、この命令カウンタＩＣｌ３の内
容を更新するインクリメンタ１９、および線１１２を介
して与えられるリトライ単位のストアバッファ中間掃出
信号に応答してリセットカウンタ１８の内容を更新する
ための更新指示信号を出力し、線１１４を介して与えら
れる障害検出通知に応答して線１１５を介して与えられ
る命令カウンタＩＣｌ３の現在値を取込み主記憶１置８
から命令カウンタＩＣｌ３に関する命令線１１６を介し
て呼込み、処理済みのリトライ単位の次のリトライ単位
から命令リトライを行うように命令の変更を行い、変更
後の命令を線１１７を介して命令レジスタｌＲ２Ｏに通
知してリトライ準備を行い、リトライ準備完了を線１１
４を介して障害処理制御部１４に通知するリトライ制御
部１７を含む。

次に、本発明の一実施例の動作を第１図から第４図を参
照して詳細に説明する。

第１図および第２Ａ図を参照すると、サイクル１では主
記憶装置８から命令キャッシュＩ　Ｃａｃｈｅに命令へ
が格納される。次にサイクル２では主記憶装置８から命
令Ｉ　Ｃａｃｈｅに命令Ｂが格納されるとともに命令Ａ
は命令キャッシュＩ　ｃａｃｈｅからセレクタ２１およ
び命令レジスタｌＲ２Ｏを介して加専器ＡＯ，ＡＤＤＥ
Ｒでアドレス生成される。このようにして、命令Ａ、Ｂ
およびＣの処理は進められる。

サイクル６で読出データレジスタＲＤＲ５に格納された
命令Ａに関する演算結果はサイクル７で線１０３を介し
てストアバッファの１番地に格納される。また命令Ｂに
関する演算結果はサイクル７で読出データレジスタＲＤ
Ｒ５に格納され、サイクル８で書込アドレスレジスター
Ａ２で示されるストアバッファ７の２番地に該命令Ｂに
関する演算結果が格納される。このサイクル８では読出
アドレスレジスタＲ＾９により示されたストアバッファ
７の１番地からレジスタ１２および線１０７を介して主
２１装置８に前記命令Ａに関する演尊結果が格納される
。同様にサイクル９ではストアバッファの２番地から主
記憶装置８に前記命令Ｂに関する演算結果が格納される
。

命令Ｃでは３２ワードの演算が、サイクル７からサイク
ル３８までの間１ワード毎にステージＥＸで行われる。

サイクル９では命令Ｃの第１ワード目（Ｃ−１）の演算
結果がストアバッファ７に棗込よれるとともに、リセッ
トカウンタ１８の対応アドレスに１′°がセットされる
。これと同時に、（吊出待合指示フラグバッファー１”
Ｂ　６の対応アドレスに“１゛が書込まれる。これは待
合指示のオン状態を意味し、以後連続して第１６ワード
目（Ｃ−１６）までの最初のリトライ単位（１６ワード
を単位とする）ストアバッファ７に書込まれる。サイク
ル２５において第１７ワード目（Ｃ−１７）がストアバ
ッファ７に書込まれると、リセットカウンタ１８の対応
アドレスに２′°が書込まれる。これと同時に掃出持合
指示フラグバッファＷｒＢ　６の対応アドレスに１“が
書込まれ待合指示のオン状態を示す。以後連続して第３
２ワード目（Ｃ−３２）までの２番目のリトライ単位が
ストアバッファ７に書込まれる。この場合、リセットカ
ウンタ１８はストアバッファ７を１６ワード毎に分割し
ており、その名称をリトライ単位と称している。バッフ
７１読出アドレスレジスタ９の値はサイクル９でセット
された値をサイクル２４まで保持し続ける。

これは掃出持合指示フラグバッファＷＦＢ５への１１１
１１のセットによる待合せが行われていることを示して
いる。

１ノイクル２４′ｃリセツトカウンタ１８の更新がリト
ライ制御部１７から指示される時、リトライ制御部１７
が線１１４を介して与えられる通知により障害を検出し
なければ描出待合指示フラグバッファＷＦＢ　５がリセ
ットされる。このリセットにより読出アドレスレジスタ
９のカウントが開始され、サイクル２５からストアバッ
ファ７から主記憶装置８への第１のリトライ単位の中間
描出が行われる。

この結果、本発明では命令Ｃの処理の終了、すなわち命
令カウンタＩＣｌ３の更新時であるサイクル４０までこ
のス１〜アバッフ７７から主記憶装置８への描出を中断
せずに行わなければならないという欠点はなくなる。し
たがって、第１のり１〜ライ単位の中間帰山が行われた
あと、例えば、サイクル３８で障害が検出されたときに
は、サイクル７までらどって命令Ｃをリトライせずに、
次のリトライ単位すなわちサイクル２５がらリトライを
行えばよい。

本発明のもう１つの特徴はリトライ制御部１７で命令Ｃ
を変更して命令Ｃ′のリトライを可能にすることにある
。

以下、命令の変更処理について第３Ａ図から第４図を参
照して詳細に説明する。第３Ａ図を参照すると、この型
式の命令が実行されると仮定する。

第３Ｂ図を参照すると、番地１フイールドで示される１
００１番地から長さ１フイールドで示される長さ３２番
地すなわち１００１番地から１０３２番地が移送元番地
として指定される。また番地２フイールドで示される長
さ１６番地、すなわち２００１番地から２０３２番地が
移送先番地として指定される。

したがって、この型式の命令Ｃは１００１番地から１０
３２番地に格納された内容を２００１番地から２０３２
番地に移送する命令である。この命令Ｃの実行で１０３
２番地の値を２０３２番地に転送中に障害が発生したも
のとする。この時、第３Ｂ図の斜線に示す部分であるリ
トライ単位１は第２Ａ図に示すサイクル３８のＥＸステ
ージにおける障害発生時にリセットカウンタ１８の値゛
２′′より１つ前までのリセットカウンタ１８の値゛１
”に対応しており、このリトライ単位１は処理済みであ
る。従って、第３Ｃ図に示すように、障害発生による命
令Ｃのリトライはリトライ単位２から行えばよい。

この動作はリトライ制御部１７で行われる。以下第１図
および第４図を参照しながら説明する。

第１図および第４図を参照すると、障害処理制御部１４
での障害発生（第４図の４１）に応答して命令カウンタ
ｔｃ１５で示される値により主記憶装置８から命令が読
出される（第４図の４２）。

線１１６を介して送られてきた命令が命令Ｃであること
を検出すると（第４図の４３）、リトライ制御部１７は
第３Ｂ図に示す命令Ｃを第３ｃ図に示す命令Ｃ′に変更
する（第４図の４４）。変更された命令Ｃ′は線１１７
およびセレクタ２１を介して命令レジスタ２０に格納さ
れる（第４図の４５）とともに、リトライ準備の完了し
た旨が線１１４を介して障害処理制御部１４に通知され
る（第４図の４６）。次に変更された命令Ｃ′はステー
ジＡＣ。

ＡＴおよびＣＡを介してステージＥＸで実行される。

再び第１図および第２Ａ図および第２Ｂ図を参照すると
、この命令変更動作の他、サイクル３９では障害処理も
行われる。すなわち、演算実行ＥＸステージにおいて障
害処理制御部１４における障害検出に応答して命令カウ
ンタＩＣｌ３の更新、リセットカウンタ１８の更新、お
よび待合指示フラグが抑止される。これとともにリセッ
トカウンタ１８に関するストアバッファから主記憶装置
８へのリトライ単位の掃出し処理は実行されない。しか
しすでに処理ずみのリトライ単位に関しては障害発生に
関係なくストアバッファ７から主記憶装置８に掃出され
る。すなわちサイクル３９で障害処理が行われていたと
しても、サイクル３９で演算結果（Ｃ−１５）　、サイ
クル４０で演算結果（Ｃ−１６）が主記憶装置８に格納
される。

サイクル４０で命令Ｃの変形された命令Ｃ′が線１１７
およびセレクタ２１を介して命令レジスタ２０に格納さ
れる。以後命令Ｃ−のステージＡＴおよびＣＡはサイク
ル４１および４２で処理される。

ステージ［Ｘでｌよりイクル４３から５８にかけて障害
の発生したリトライ単位（Ｃ−１７）〜（Ｃ−３２）の
再演算が実行される。

その後の処理は上述したサイクル１から３８までの処理
と同じ様にしてなされる。したがってサイクル６０で残
りのリトライ単位（Ｃ−１７）〜（Ｃ−３２）のストア
バッファ７へのストアが終了し、サイクル６１からサイ
クル７６にかけてこのストアバッファ７から主記憶装置
８への描出処理が行われる。

発明の詳細 な説明したように本発明は、ストア命令において発行さ
れるストア要求に対して主記憶装置８への掃出持合指示
フラグを付加することにより、主記憶装Ｎ８の書替えを
命令の終了まで送らせる制御を行い、またリセットカウ
ンタ１８およびリトライ制御部１７を設けることにより
限られた宙吊のストアバッファを有効に使用することが
でき、命令の実行が中断された場合処理済み５リトライ
単位（例えばＣ−１からＣ−１６）の次のリトライ単位
（Ｃ−１７からＣ−３２）から命令を再実行すように命
令を変更することで主記憶装置８の書換えによる命令リ
トライ不可期間をなくし、結果としてリトライ率を向上
できるという効果をもたらす。

【図面の簡単な説明】 第１図は本発明の一実施例を示す図、第２Ａ図および第
２Ｂ図は本発明の一実施例の動作を説明するための図、
第３Ａ図、第３Ｂ図、第３Ｃ図および第４図は命令の変
更動作を説明するための図、第５図はパイプライン処理
を説明するための図、第６図は従来技術の一例を示すタ
イムチャートである。 主要部分の符号の説明 １・・・・・・演算制御部 ２・・・・・・書込アドレスレジスタ ３・・・・・・インクリメンタ ４・・・・・・レジスタ ５・・・・・・リードデータレジスタ ６・・・・・・掃出持合指示フラグバッファ７・・・・
・・ストアバッフ１ ８・・・・・・主記憶装置 ９・・・・・・読出アドレスレジスタ １０・・・・・・インクリメンタ １１・・・・・・メモリアクセス制御部１２・・・・・
・レジスタ １３・・・・・・命令カウンタ更新制御部１４・・・・
・・障害処理制御部 １５・・・・・・命令カウンタ １６・・・・・・カウンタ １７・・・・・・リトライ制御部 １８・・・・・・リセットカウンタ １９・・・・・・インクリメンタ

Claims (1)

【特許請求の範囲】
1. 複数バイトの演算をバイト単位で行う演算実行手段と、
   この演算実行手段からの演算結果をバイト単位で順次格
   納するストアバッファ手段と、このストアバッファ手段
   からバイト単位で転送される演算結果を記憶する主記憶
   手段と、前記ストアバッファ手段へのリトライ単位の演
   算結果の格納動作終了まで前記主記憶手段への該リトラ
   イ単位の演算結果の転送を禁止するための掃出し待合指
   示フラグ手段と、障害検出に応答して演算ずみのリトラ
   イ単位の次のリトライ単位からリトライを行うよう命令
   を変更するリトライ制御手段とを含むことを特徴とする
   リトライ制御方式。