JPH0152908B2 - - Google Patents
Info
- Publication number
- JPH0152908B2 JPH0152908B2 JP10187981A JP10187981A JPH0152908B2 JP H0152908 B2 JPH0152908 B2 JP H0152908B2 JP 10187981 A JP10187981 A JP 10187981A JP 10187981 A JP10187981 A JP 10187981A JP H0152908 B2 JPH0152908 B2 JP H0152908B2
- Authority
- JP
- Japan
- Prior art keywords
- single crystal
- film
- substrate
- layer
- crystal silicon
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
- 229910021421 monocrystalline silicon Inorganic materials 0.000 claims description 50
- 239000000758 substrate Substances 0.000 claims description 39
- 239000004065 semiconductor Substances 0.000 claims description 22
- 238000000034 method Methods 0.000 claims description 21
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 17
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 6
- 238000004519 manufacturing process Methods 0.000 claims description 6
- 229910052710 silicon Inorganic materials 0.000 claims description 6
- 239000010703 silicon Substances 0.000 claims description 6
- 238000002844 melting Methods 0.000 claims description 2
- 230000008018 melting Effects 0.000 claims description 2
- 229910004298 SiO 2 Inorganic materials 0.000 description 23
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 8
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 6
- 239000013078 crystal Substances 0.000 description 6
- 238000005530 etching Methods 0.000 description 6
- NBIIXXVUZAFLBC-UHFFFAOYSA-N Phosphoric acid Chemical compound OP(O)(O)=O NBIIXXVUZAFLBC-UHFFFAOYSA-N 0.000 description 4
- 229920002120 photoresistant polymer Polymers 0.000 description 4
- 235000012239 silicon dioxide Nutrition 0.000 description 4
- 239000000377 silicon dioxide Substances 0.000 description 4
- 229910052581 Si3N4 Inorganic materials 0.000 description 3
- 229910021419 crystalline silicon Inorganic materials 0.000 description 3
- 238000001020 plasma etching Methods 0.000 description 3
- 229910052594 sapphire Inorganic materials 0.000 description 3
- 239000010980 sapphire Substances 0.000 description 3
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 3
- 229910000147 aluminium phosphate Inorganic materials 0.000 description 2
- 238000002425 crystallisation Methods 0.000 description 2
- 230000008025 crystallization Effects 0.000 description 2
- QPJSUIGXIBEQAC-UHFFFAOYSA-N n-(2,4-dichloro-5-propan-2-yloxyphenyl)acetamide Chemical compound CC(C)OC1=CC(NC(C)=O)=C(Cl)C=C1Cl QPJSUIGXIBEQAC-UHFFFAOYSA-N 0.000 description 2
- 238000001039 wet etching Methods 0.000 description 2
- 229910018072 Al 2 O 3 Inorganic materials 0.000 description 1
- 230000002159 abnormal effect Effects 0.000 description 1
- PNEYBMLMFCGWSK-UHFFFAOYSA-N aluminium oxide Inorganic materials [O-2].[O-2].[O-2].[Al+3].[Al+3] PNEYBMLMFCGWSK-UHFFFAOYSA-N 0.000 description 1
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 1
- 238000005229 chemical vapour deposition Methods 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- PXBRQCKWGAHEHS-UHFFFAOYSA-N dichlorodifluoromethane Chemical compound FC(F)(Cl)Cl PXBRQCKWGAHEHS-UHFFFAOYSA-N 0.000 description 1
- 235000019404 dichlorodifluoromethane Nutrition 0.000 description 1
- 238000010894 electron beam technology Methods 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
- 239000007788 liquid Substances 0.000 description 1
- 230000001590 oxidative effect Effects 0.000 description 1
- 229910052760 oxygen Inorganic materials 0.000 description 1
- 239000001301 oxygen Substances 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
- 230000002250 progressing effect Effects 0.000 description 1
- 238000000926 separation method Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Recrystallisation Techniques (AREA)
Description
【発明の詳細な説明】
本発明はSOIS（Silicon On Insulating
Substrate）構造の半導体装置の製造方法に係り、
特に絶縁膜上に単結晶シリコン層を形成する方法
に関する。
Substrate）構造の半導体装置の製造方法に係り、
特に絶縁膜上に単結晶シリコン層を形成する方法
に関する。
素子間の分離を完全に行い、且つ基板と素子間
の寄生容量を減少せしめることにより、素子動作
の高速化及び低消費電力化を図つた半導体装置に
SOS（Silicon On Sapphire）構造の半導体装置
がある。しかし該SOS構造の半導体装置には、サ
フアイア基板の原価がシリコン基板に比べて５〜
６〔倍〕程度であるために装置が非常に高価にな
るという問題や、サフアイア上に結晶性の優れた
単結晶シリコン層が形成できないために、半導体
素子のキヤリア易動度が小さく更にリーク電流も
大きいので、ダイナ・ミツク形のメモリ素子等を
形成するのに適しないというような問題があつ
た。
の寄生容量を減少せしめることにより、素子動作
の高速化及び低消費電力化を図つた半導体装置に
SOS（Silicon On Sapphire）構造の半導体装置
がある。しかし該SOS構造の半導体装置には、サ
フアイア基板の原価がシリコン基板に比べて５〜
６〔倍〕程度であるために装置が非常に高価にな
るという問題や、サフアイア上に結晶性の優れた
単結晶シリコン層が形成できないために、半導体
素子のキヤリア易動度が小さく更にリーク電流も
大きいので、ダイナ・ミツク形のメモリ素子等を
形成するのに適しないというような問題があつ
た。
そこで上記のようなSOS構造の問題点を解消す
るために提供されたのが、シリコン基板上に設け
られた絶縁膜（特に二酸化シリコン膜）上に単結
晶シリコン層を成長せしめ、該単結晶シリコン層
に半導体装置を形成するSOIS構造の半導体装置
である。
るために提供されたのが、シリコン基板上に設け
られた絶縁膜（特に二酸化シリコン膜）上に単結
晶シリコン層を成長せしめ、該単結晶シリコン層
に半導体装置を形成するSOIS構造の半導体装置
である。
然し従来のSOIS構造の半導体装置の製造方法
に於ては、第１図ａに示すように、島状に突出形
成された絶縁膜例えば二酸化シリコン（SiO2）
膜１を有する単結晶シリコン（Si）基板２上に堆
積形成した多結晶Si層３を、エネルギー線例えば
レーザ・ビーム４により走査して（矢印５は走査
方向）、SiO2膜１上の多結晶Si層３の単結晶化が
行われていたために、その上面位置がSiO2膜１
の上面位置より低い位置にある単結晶Si基板２に
直かに接する領域の多結晶Si層３から、高い位置
にあるSiO2膜１上の多結晶Si層３に向つて、単
結晶Si基板２と同一結晶方位を有する単結晶化が
進行していた。従つて第１図ｂに示すように
SiO2膜１のレーザ・ビーム走査方向５に対向す
る縁部上に、単結晶Si層６の欠除部７が形成され
勝ちで、各島状SiO2膜１上に一様に結晶方位の
そろつた単結晶Si層を形成することがむずかし
く、半導体装置の性能や製造歩留まりが低下する
という問題があつた。
に於ては、第１図ａに示すように、島状に突出形
成された絶縁膜例えば二酸化シリコン（SiO2）
膜１を有する単結晶シリコン（Si）基板２上に堆
積形成した多結晶Si層３を、エネルギー線例えば
レーザ・ビーム４により走査して（矢印５は走査
方向）、SiO2膜１上の多結晶Si層３の単結晶化が
行われていたために、その上面位置がSiO2膜１
の上面位置より低い位置にある単結晶Si基板２に
直かに接する領域の多結晶Si層３から、高い位置
にあるSiO2膜１上の多結晶Si層３に向つて、単
結晶Si基板２と同一結晶方位を有する単結晶化が
進行していた。従つて第１図ｂに示すように
SiO2膜１のレーザ・ビーム走査方向５に対向す
る縁部上に、単結晶Si層６の欠除部７が形成され
勝ちで、各島状SiO2膜１上に一様に結晶方位の
そろつた単結晶Si層を形成することがむずかし
く、半導体装置の性能や製造歩留まりが低下する
という問題があつた。
本発明は絶縁膜上に結晶性が優れ且つ欠除部の
ない単結晶シリコン層を形成する方法を提供し、
上記問題点を除去することを目的とする。
ない単結晶シリコン層を形成する方法を提供し、
上記問題点を除去することを目的とする。
即ち本発明は下層単結晶シリコン基体上に、絶
縁膜を介して島状に単結晶シリコン層が積層さ
れ、該単結晶シリコン層に半導体素子が形成され
るSOIS構造の半導体装置の製造方法に於て、前
記単結晶シリコン層を形成するに際して、単結晶
シリコン基体面に凹部領域と凸部領域を形成し、
該単結晶シリコン基体面の凹部領域上に、上面が
前記凸部領域上面より低い絶縁膜を選択的に形成
し、該単結晶シリコン基体面にその凸部領域及び
前記絶縁膜上を覆う多結晶シリコン層を形成し、
該多結晶シリコン層をエネルギー線で走査溶融
し、該多結晶シリコン層を単結晶シリコン基体の
凸部領域上から絶縁膜上に向つて単結晶化する工
程を有することを特徴とする。
縁膜を介して島状に単結晶シリコン層が積層さ
れ、該単結晶シリコン層に半導体素子が形成され
るSOIS構造の半導体装置の製造方法に於て、前
記単結晶シリコン層を形成するに際して、単結晶
シリコン基体面に凹部領域と凸部領域を形成し、
該単結晶シリコン基体面の凹部領域上に、上面が
前記凸部領域上面より低い絶縁膜を選択的に形成
し、該単結晶シリコン基体面にその凸部領域及び
前記絶縁膜上を覆う多結晶シリコン層を形成し、
該多結晶シリコン層をエネルギー線で走査溶融
し、該多結晶シリコン層を単結晶シリコン基体の
凸部領域上から絶縁膜上に向つて単結晶化する工
程を有することを特徴とする。
以下本発明を一実施例について、第２図ａ乃至
ｊに示す工程断面図を用いて詳細に説明する。
ｊに示す工程断面図を用いて詳細に説明する。
本発明の方法によりSOIS構造の半導体装置を
形成するには、第２図ａに示すように単結晶シリ
コン（Si）基板１１上に、通常の化学気相成長
（CVD）法により1000〔Å〕程度の厚さの窒化シ
リコン（Si3N4）膜１２′を形成した後、第１図
ｂに示すように前記Si3N4膜１２′上に島状に、
所望形状を有する複数のフオト・レジスト・パタ
ーン１３を通常のフオト・プロセスを用いて形成
し、次いで該フオト・レジスト・パターン１３を
マスクとしてりん酸（H3PO4）を用いるウエツ
ト・エツチング法等によりSi3N4膜１２′を選択
エツチングし、次いで二塩化二弗化炭素
（CCl2F2）等によるリアクテイブ・イオン・エツ
チング等のエツチング方法により、単結晶Si基板
１１を選択エツチングして、第２図ｃに示すよう
に単結晶Si基板１１面に例えば１〔μｍ〕程度の
深さを有する凹部領域１４を形成する。なお図に
於てSi3N4パターン１２下部の単結晶Si基板１１
に於ける台状部を凸部領域１５を称する。又上記
単結晶Si基板１１のエツチングはウエツト・エツ
チング法或るいはプラズマ・エツチング法でも良
いが、後工程に於て前記凹部領域１４内のみに絶
縁膜を形成せしめる際、凸部領域１５側面に形成
される絶縁膜をできるだけ薄くするためには、上
記リアクテイブ・イオン・エツチングが最も好ま
しい。次いでフオト・レジスト・パターン１３を
除去した後、第２図ｄに示すようにSi3N4パター
ン１２をマスクにし、加湿酸素（O2）中に於て
1000〔℃〕程度の温度で単結晶Si基板１１面を選
択的に熱酸化して、該基板の凹部領域１４の上面
に厚さ6000〜7000〔Å〕程度の二酸化シリコン
（SiO2）膜１６を形成する。なおこの際該SiO2膜
１６の上面は、単結晶Si基板１１の凸部領域１５
の上面より3000〜4000〔Å〕程度低くなり、又単
結晶Si基板１１の凸部領域１５側面にも2000〜
3000〔Å〕程度の薄いSiO2膜１６′が形成される。
次いでりん酸（H3PO4）等を用いて単結晶Si基
板１１凸部領域１５上のSi3N4パターン１２を溶
解除去し、更にふつ酸（HF）系のエツチング液
を用いて前記凸部領域１５側面の薄いSiO2膜１
６′を溶解除去して、第２図ｅに示すように単結
晶Si基板１１凹部領域１４上に選択的にSiO2膜
１６を残留せしめる。なお上記ふつ酸（HF）系
の液による処理に際して、凹部領域１４上の
SiO2膜１６も2000〜3000〔Å〕程度エツチングさ
れるので、SiO2膜１６の厚さは4000〔Å〕程度と
なり該SiO2膜１６上面と基板の凸部領域１５上
面との段差は5000〜7000〔Å〕程度となる。又該
エツチング処理によりSiO2膜１６には丸味を持
つた角部１７が形成されるので、後工程に於て該
SiO2膜１６上に多結晶Si層を成長させる際、該
角部１７上に異常成長を生ずることがない。次い
でモノシラン（SiH4）＋ジボラン（B2H6）の熱
分解による通常の化学気相成長（CVD）法によ
り、第２図ｆに示すように該単結晶Si基板１１上
にその凸部領域１５の表面及び凹部領域１４上の
SiO2膜１６表面を覆う厚さ3000〜5000〔Å〕程度
のP-型多結晶Si層１８を堆積形成する。次いで
該単結晶Si基板１１を例えば500〜700〔℃〕程度
に加熱した状態で、前記P-型多結晶Si層１８面
に例えば溶融領域径50〔μｍφ〕出力10〜13〔Ｗ〕
程度のCW−Arレーザ・ビーム１９を10〔cm／秒〕
程度の速度で走査し（矢印２０は走査方向を示
す）、該P-型多結晶Si層１８をビームの移動に伴
つて順次溶融→急冷を行つて底部まで単結晶化
し、第２図ｇに示すように前記凸部領域１５及び
SiO2膜１６上に3000〜5000〔Å〕程度の厚さのP-
型単結晶Si層２１を形成する。なお該単結晶化は
単結晶Si基板１１の凸部領域１５を核として
SiO2膜１６上に進んで行くので、形成されたP-
型単結晶Si層２１は単結晶Si基板１１と同一面方
位を持つた良質な単結晶層となり、又上記のよう
に単結晶化が、高位置にある単結晶Si基板１１の
凸部領域１５上の多結晶Si層から低位置にある
SiO2膜１６上の多結晶Si層に向つて進んで行く
ので、SiO2膜１６のレーザ・ビーム走査方向に
対向する縁部上に単結晶Si層の欠除部を生じるこ
とがなく、SiO2膜１６上の全域にわたつて結晶
方位のそろつた良質なP-型単結晶Si層２１が形
成される。次いで通常の素子形成方法を用いて第
２図ｈに示すように、SiO2膜１６上のP-型単結
晶Si層２１の表面にゲート酸化膜２２、ゲート電
極２３、Ｎ型ソース・ドレイン領域２４を有する
ＮチヤネルMOSトランジスタ２５を形成し、次
いで第２図ｉに示ようにＮチヤネルMOSトラン
ジスタ２５上をフオト・レジスト膜２６で覆つ
て、通常の方法により単結晶Si層２１及び単結晶
Si基板１１凸部領域１５の選択エツチングを行つ
て分離溝２７を形成し、第２図ｊに示すように
P-型単結晶Si層２１、ゲート酸化膜２２、ゲー
ト電極２３、Ｎ型ソース・ドレイン領域２４から
なるＮチヤネルMOSトランジスタ２５がSiO2膜
１６を介して単結晶Si基板１１上に島状に複数個
分離配設されたSOIS構造の半導体素子を形成す
る。そして図示しないがこれら半導体素子が所望
の配線により接続されてSOIS構造の半導体装置
が提供される。
形成するには、第２図ａに示すように単結晶シリ
コン（Si）基板１１上に、通常の化学気相成長
（CVD）法により1000〔Å〕程度の厚さの窒化シ
リコン（Si3N4）膜１２′を形成した後、第１図
ｂに示すように前記Si3N4膜１２′上に島状に、
所望形状を有する複数のフオト・レジスト・パタ
ーン１３を通常のフオト・プロセスを用いて形成
し、次いで該フオト・レジスト・パターン１３を
マスクとしてりん酸（H3PO4）を用いるウエツ
ト・エツチング法等によりSi3N4膜１２′を選択
エツチングし、次いで二塩化二弗化炭素
（CCl2F2）等によるリアクテイブ・イオン・エツ
チング等のエツチング方法により、単結晶Si基板
１１を選択エツチングして、第２図ｃに示すよう
に単結晶Si基板１１面に例えば１〔μｍ〕程度の
深さを有する凹部領域１４を形成する。なお図に
於てSi3N4パターン１２下部の単結晶Si基板１１
に於ける台状部を凸部領域１５を称する。又上記
単結晶Si基板１１のエツチングはウエツト・エツ
チング法或るいはプラズマ・エツチング法でも良
いが、後工程に於て前記凹部領域１４内のみに絶
縁膜を形成せしめる際、凸部領域１５側面に形成
される絶縁膜をできるだけ薄くするためには、上
記リアクテイブ・イオン・エツチングが最も好ま
しい。次いでフオト・レジスト・パターン１３を
除去した後、第２図ｄに示すようにSi3N4パター
ン１２をマスクにし、加湿酸素（O2）中に於て
1000〔℃〕程度の温度で単結晶Si基板１１面を選
択的に熱酸化して、該基板の凹部領域１４の上面
に厚さ6000〜7000〔Å〕程度の二酸化シリコン
（SiO2）膜１６を形成する。なおこの際該SiO2膜
１６の上面は、単結晶Si基板１１の凸部領域１５
の上面より3000〜4000〔Å〕程度低くなり、又単
結晶Si基板１１の凸部領域１５側面にも2000〜
3000〔Å〕程度の薄いSiO2膜１６′が形成される。
次いでりん酸（H3PO4）等を用いて単結晶Si基
板１１凸部領域１５上のSi3N4パターン１２を溶
解除去し、更にふつ酸（HF）系のエツチング液
を用いて前記凸部領域１５側面の薄いSiO2膜１
６′を溶解除去して、第２図ｅに示すように単結
晶Si基板１１凹部領域１４上に選択的にSiO2膜
１６を残留せしめる。なお上記ふつ酸（HF）系
の液による処理に際して、凹部領域１４上の
SiO2膜１６も2000〜3000〔Å〕程度エツチングさ
れるので、SiO2膜１６の厚さは4000〔Å〕程度と
なり該SiO2膜１６上面と基板の凸部領域１５上
面との段差は5000〜7000〔Å〕程度となる。又該
エツチング処理によりSiO2膜１６には丸味を持
つた角部１７が形成されるので、後工程に於て該
SiO2膜１６上に多結晶Si層を成長させる際、該
角部１７上に異常成長を生ずることがない。次い
でモノシラン（SiH4）＋ジボラン（B2H6）の熱
分解による通常の化学気相成長（CVD）法によ
り、第２図ｆに示すように該単結晶Si基板１１上
にその凸部領域１５の表面及び凹部領域１４上の
SiO2膜１６表面を覆う厚さ3000〜5000〔Å〕程度
のP-型多結晶Si層１８を堆積形成する。次いで
該単結晶Si基板１１を例えば500〜700〔℃〕程度
に加熱した状態で、前記P-型多結晶Si層１８面
に例えば溶融領域径50〔μｍφ〕出力10〜13〔Ｗ〕
程度のCW−Arレーザ・ビーム１９を10〔cm／秒〕
程度の速度で走査し（矢印２０は走査方向を示
す）、該P-型多結晶Si層１８をビームの移動に伴
つて順次溶融→急冷を行つて底部まで単結晶化
し、第２図ｇに示すように前記凸部領域１５及び
SiO2膜１６上に3000〜5000〔Å〕程度の厚さのP-
型単結晶Si層２１を形成する。なお該単結晶化は
単結晶Si基板１１の凸部領域１５を核として
SiO2膜１６上に進んで行くので、形成されたP-
型単結晶Si層２１は単結晶Si基板１１と同一面方
位を持つた良質な単結晶層となり、又上記のよう
に単結晶化が、高位置にある単結晶Si基板１１の
凸部領域１５上の多結晶Si層から低位置にある
SiO2膜１６上の多結晶Si層に向つて進んで行く
ので、SiO2膜１６のレーザ・ビーム走査方向に
対向する縁部上に単結晶Si層の欠除部を生じるこ
とがなく、SiO2膜１６上の全域にわたつて結晶
方位のそろつた良質なP-型単結晶Si層２１が形
成される。次いで通常の素子形成方法を用いて第
２図ｈに示すように、SiO2膜１６上のP-型単結
晶Si層２１の表面にゲート酸化膜２２、ゲート電
極２３、Ｎ型ソース・ドレイン領域２４を有する
ＮチヤネルMOSトランジスタ２５を形成し、次
いで第２図ｉに示ようにＮチヤネルMOSトラン
ジスタ２５上をフオト・レジスト膜２６で覆つ
て、通常の方法により単結晶Si層２１及び単結晶
Si基板１１凸部領域１５の選択エツチングを行つ
て分離溝２７を形成し、第２図ｊに示すように
P-型単結晶Si層２１、ゲート酸化膜２２、ゲー
ト電極２３、Ｎ型ソース・ドレイン領域２４から
なるＮチヤネルMOSトランジスタ２５がSiO2膜
１６を介して単結晶Si基板１１上に島状に複数個
分離配設されたSOIS構造の半導体素子を形成す
る。そして図示しないがこれら半導体素子が所望
の配線により接続されてSOIS構造の半導体装置
が提供される。
なお上記実施例に於ては半導体素子と単結晶Si
基板との間に介在せしめる絶縁膜に熱酸化による
SiO2膜を用いたが、該SiO2膜はCVD法により形
成しても良く、又上記に限らずCVD−Si3N4膜、
CVD−アルミナ（Al2O3）膜等でもさしつかえな
い。
基板との間に介在せしめる絶縁膜に熱酸化による
SiO2膜を用いたが、該SiO2膜はCVD法により形
成しても良く、又上記に限らずCVD−Si3N4膜、
CVD−アルミナ（Al2O3）膜等でもさしつかえな
い。
又多結晶Si層を単結晶化する際には電子ビーム
等レーザ・ビーム以外のエネルギー線を用いても
良い。
等レーザ・ビーム以外のエネルギー線を用いても
良い。
更に又本発明の方法で二層以上の多層に半導体
素子が絶縁膜を介して積層される構造のSOIS型
半導体装置を形成することも可能で、この場合単
結晶Si層上に凸部領域を堆積形成して後、上記実
施例に準じて工程を進める。
素子が絶縁膜を介して積層される構造のSOIS型
半導体装置を形成することも可能で、この場合単
結晶Si層上に凸部領域を堆積形成して後、上記実
施例に準じて工程を進める。
以上説明したように本発明によれば、半導体基
板上に島状に設けられた絶縁膜上に、面方位が一
定し結晶性の優れた単結晶シリコン層を均一に形
成させることができるので、SOIS構造の半導体
装置の性能及び製造歩留まりの向上が図れる。
板上に島状に設けられた絶縁膜上に、面方位が一
定し結晶性の優れた単結晶シリコン層を均一に形
成させることができるので、SOIS構造の半導体
装置の性能及び製造歩留まりの向上が図れる。
第１図ａ乃至ｂは従来の絶縁膜上への単結晶シ
リコン層形成方法の工程断面図、第２図ａ乃至ｊ
は本発明の方法に於ける一実施例の工程断面図で
ある。 図に於て、１１は単結晶シリコン基板、１２′
は窒化シリコン膜、１２は窒化シリコン・パター
ン、１３及び２６はフオト・レジスト・パター
ン、１４は凹部領域、１５は凸部領域、１６は二
酸化シリコン膜、１６′は薄い二酸化シリコン膜、
１７は丸味を持つた角部、１８はP-型多結晶シ
リコン層、１９はCW−Arレーザ・ビーム、２０
はレーザ・ビーム走査方向、２１はP-型単結晶
シリコン層、２２はゲート酸化膜、２３はゲート
電極、２４はＮ型ソース・ドレイン領域、２５は
MOSトランジスタ、２７は分離溝を示す。
リコン層形成方法の工程断面図、第２図ａ乃至ｊ
は本発明の方法に於ける一実施例の工程断面図で
ある。 図に於て、１１は単結晶シリコン基板、１２′
は窒化シリコン膜、１２は窒化シリコン・パター
ン、１３及び２６はフオト・レジスト・パター
ン、１４は凹部領域、１５は凸部領域、１６は二
酸化シリコン膜、１６′は薄い二酸化シリコン膜、
１７は丸味を持つた角部、１８はP-型多結晶シ
リコン層、１９はCW−Arレーザ・ビーム、２０
はレーザ・ビーム走査方向、２１はP-型単結晶
シリコン層、２２はゲート酸化膜、２３はゲート
電極、２４はＮ型ソース・ドレイン領域、２５は
MOSトランジスタ、２７は分離溝を示す。
Claims (1)
- １ 下層単結晶シリコン基体上に、絶縁膜を介し
て島状に単結晶シリコン層が積層され、該単結晶
シリコン層に半導体素子が形成されるSOIS
（Silicon On Insulating Substrate）構造の半導
体装置の製造方法に於て、前記単結晶シリコン層
を形成するに際して、単結晶シリコン基体面に凹
部領域と凸部領域を形成し、該単結晶シリコン基
体面の凹部領域上に、上面が前記凸部領域上面よ
り低い絶縁膜を選択的に形成し、該単結晶シリコ
ン基体面にその凸部領域及び前記絶縁膜上を覆う
多結晶シリコン層を形成し、該多結晶シリコン層
をエネルギー線で走査溶融し、該多結晶シリコン
層を単結晶シリコン基体の凸部領域上から絶縁膜
上に向つて単結晶化する工程を有することを特徴
とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10187981A JPS583272A (ja) | 1981-06-30 | 1981-06-30 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10187981A JPS583272A (ja) | 1981-06-30 | 1981-06-30 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS583272A JPS583272A (ja) | 1983-01-10 |
| JPH0152908B2 true JPH0152908B2 (ja) | 1989-11-10 |
Family
ID=14312229
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10187981A Granted JPS583272A (ja) | 1981-06-30 | 1981-06-30 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS583272A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0773096B2 (ja) * | 1985-10-08 | 1995-08-02 | 富士通株式会社 | 半導体装置の製造方法 |
-
1981
- 1981-06-30 JP JP10187981A patent/JPS583272A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS583272A (ja) | 1983-01-10 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3112126B2 (ja) | 半導体物品の製造方法 | |
| KR100268121B1 (ko) | 절연층 및 반도체층 사이의 접촉 없이 서로 접착된 반도체웨이퍼로부터 제조되는 적층기판 및 그 제조방법 | |
| JP3176072B2 (ja) | 半導体基板の形成方法 | |
| KR20050051448A (ko) | 에스오아이 기판들을 제조하는 방법들, 이를 사용하여반도체 소자들을 제조하는 방법들 및 그에 의해 제조된반도체 소자들 | |
| US5185286A (en) | Process for producing laminated semiconductor substrate | |
| KR20070069064A (ko) | 반도체 기판의 제조 방법, 반도체 장치의 제조 방법, 및반도체 장치 | |
| US6239469B1 (en) | Method for fabrication of silicon on insulator substrates | |
| US4722912A (en) | Method of forming a semiconductor structure | |
| JPH0152908B2 (ja) | ||
| JPH0974189A (ja) | 半導体装置の製造方法 | |
| KR950003900B1 (ko) | Soi 구조의 반도체 장치 제조 방법 | |
| JPH0793259B2 (ja) | 半導体薄膜結晶層の製造方法 | |
| KR100753670B1 (ko) | Ｓｏｉ 웨이퍼 및 그 제조방법 | |
| JPH0546706B2 (ja) | ||
| JP2981777B2 (ja) | 半導体基板の製造方法 | |
| JPS6022493B2 (ja) | 半導体装置の製造方法 | |
| JPH0669024B2 (ja) | 半導体装置の製造方法 | |
| JP3143188B2 (ja) | エピタキシャル成長方法 | |
| JP2595564B2 (ja) | 半導体装置の製造方法 | |
| JPH0821614B2 (ja) | 絶縁的に分離された単結晶シリコン領域を得る方法 | |
| JPH0498825A (ja) | 半導体装置の製造方法 | |
| JPH05304203A (ja) | 半導体装置の製造方法 | |
| JPH04299859A (ja) | 半導体装置の製造方法 | |
| JPS60752A (ja) | 半導体装置の製造方法 | |
| JPS5892209A (ja) | 半導体装置の製造方法 |