JPH01502700A - 境界合せされていないリファレンスを処理するｒｉｓｃ型コンピュータ及び同処理の方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるため要約のデータは記録されません。

Description

【発明の詳細な説明】 境界合せされていないリファレンスを処理するＲＩＳＣ型コンピュータ及び同処 理の方法発明の背景 本発明は、境界合せされていないリファレンスを処理するより少ない命令セット をもつコンピュータ、さらに詳細にいうと同リファレンスを処理する方法だけで はなく、端数のワード長をもったデータの読み書き方法に関する。

コンピュータ・アーキテクチャにおける新たな開発によッテ、いわゆるＲＩＳＣ （ＲｅｄｕｃｅｄＩｎｓｔｒｕｃｔｉｏｎ　Ｓｅｔ　Ｃｏｍｐｕｔｅｒ：　リス ク）装置が導入されたが、このＲＩＳＣ：装置においては個々の命令（ｉｎｓｔ ｒｕｃｔｉｏｎ）が単一の動作サイクル内で理想的に実行される。このようなＲ ＩＳＣ：装置は、そのより短い時間間隔で頻繁な動作を実行できる機能によって 従来よりはるかに高速でデータ処理できるという、標準的なアーキテクチャ及び 命令セットをもつコンピュータにはない長所をもっている。コンピュータ及び類 似のデータ・プロセッサは、端数のワード長をもつデータを処理しなければなら ないことがしばしばある０例えば、多くのコンピュータはワード長が２バイト又 は４バイト（すなわち、１ワードが各々１８ビツト又は３２ビツト）のデータを 処理するように設計されているが、たった１バイト又は２バイトのデータを発生 または受け入れたりする周辺装置や応用プログラムもある。このことは、データ を処理するプログラムや製品の場合にしばしば当てはまる。このタイプのデータ がもたらす結果の１つは、それが境界合せされていないリファレンスを発生する ということである。すなわち、４バイトのワードを処理するマシン（３２ビツト 装置）の場合、もし入って来るデータが、２バイトのデータの後に４バイトのデ ータが続くような順序で位置付けされると、この４バイトのデータは、メモリ内 のワード境界にオーバラップ（重なる）してしまうので単一のサイクルでは検索 することも記憶することも不可能になってしまう、この影響は、１つのワードが メモリ内のページ境界にオーバラップする場合には更に問題となるがその理由は 、もし仮想記憶システムを用いている場合においては、アドレス指定可能なメモ リ内に常駐することが許されるのは、実際にはワードの１部分だけであるからで ある。従って先行技術によるＲＩＳＣ装置では、上述の形態ではデータを受け入 れることができない、この場合には、全てのデータが確実にワード境界内で境界 合せされるようにするため、特別の手続きに従って処理しなければならない、又 は連続した命令サイクルを少なくとも２つ用いるというプログラミング手法その ものが必要とされる０例えば全てのデータがワード境界内で境界合せされること を確実にする１つの方法は、通常はビフト詰（ｂｉｔ　５ｔｕｆｆｉＢ）として 知られている、より短いデータ長のデータに余分のビットを付は加えることであ る。たとえビット詰（ｂｉｔｓｔｕｆｆｉｎｇ）を用いようがプログラミング手 法を変更しようが、境界合せされていないリファレンスが先行技術によるＲＩＳ Ｃ装置の性能を深刻に損なうことは明かである。

更に、ここで注意すべきことは、近代のコンピュータにおいては、データは２つ の形式の内のどちらか１方またはこれらの形式を組合せて編成されるということ である。これらの形式は”ｂｉｇ　ｅｎｄｉａｎ”、この形式においては上位の ビット、バイト又は他の情報の単位が低い番号の装置アドレス（ｕｎｉｔ　ａｄ ｄｒｅｓｓ）中に位置付けられる。及び”１ｉｔｔｌｅ　ｅｎｄｉａｎ”、この 形式においては上位の単位の情報が高い番号の装置アドレス中に位置付けられる 。従って、真のｂｉｇ　ｅｎｄｊａｎコンピュータ・アーキテクチャにおいては 、データのビットは左から右に向けて整列されていて、最も低い番号をもつ最上 位のピッ）　（ＭＳＢ：ＭｏｓｔＳｉｇｎｉｆｉｃａｎｔ　Ｂｉｔ　）が左に位 置するものと見なされる。このビット列を、例えば、８ビツトから成るバイト、 ＩＢビットから成るハーフワード（ｈａｌｆ　ｗｏｒｄ：半語）、および／また は、３２ビツトから成るワード単位に分割しても、最も低い番号をもつ最上位バ イト、ハーフワード又はワードは依然として左に位置付けられる。真の１ｉｔｔ ｌｅ　ｅｎｄｉａｎのアーキテクチャにおいては、機構は全く逆になっている。

ビット、バイト、ハーフワード及びワードは右から左に向けて番号付けされ、最 下位のビット　（ＬＳＢ：　Ｌｅａｓｔ　Ｓｉ、ｇｎｉｆｉｃａｎｔ　Ｂｉｔ） 、バイト、ハーフワード又はワードは右に位置付けられる。

え見立１力 上記に鑑みて、本発明の第１の目的は、境界合せされていないリファレンスをＲ ＩＳＣ装置の内部において処理する手段および方法を提供することにある。

本発明の第２の目的は、境界合せされていないリファレンスをより少ない数の命 令サイクル内でロード又は記憶し、それによって自身の処理速度を高く保つこと が可能なＲＩＳＣ装置を提供することにある。

本発明の第３の目的は、ハードウェア又はＯＳ　（Ｏｐｅｒａｔｉｎｇ　Ｓｙｓ ｔｅｍ：オペレーティング−システム）になんら大きな変更を加えることなく、 容易に実現され得る。境界合わせされていないリファレンスを処理する方法およ び手段を提供することにある。

本システムの他の目的および諸長所は、本発明に関する以下の説明を読めば更に 明らかになるであろう。

簡単に言えば、境界合わせされていないリファレンスを処理するＲＩＳＣ装置が 有する命令セットには次の４つの命令がある：すなわち、境界合せされていない ｎバイトのリファレンスをメモリからｎバイトの汎用レジスタ中にロードする２ つの命令（Ｌｏａｄ　Ｗｏｒｄ　Ｌｅｆｔ及びＬｏａｄ　Ｗｏｒｄ　Ｒｉｇｈｔ ）及び境界合せされていないリファレンスを汎用レジスタからメモリ中に記憶す る２つの命令（Ｓｔｏｒｅ　Ｗｏｒｄ　Ｌｅｆｔ及び５ｔｏｒｅ　Ｗａｒｄ　Ｒ ｉｇｈｔ）　テある。これら対を成す２つの命令は、対応する命令シーケンスが オーバラップするような仕方で順次に使用される。従って、境界合せされていな いリファレンスを記憶したリロードしたりするに必要とされる時間の合計は、２ つの独立した命令を実行するに必要とされる時間よりずっと短い。

ＲＩＳＣ装置は、データが上記の命令実行中にこれを通じて伝播される複数のラ ッチ及び、境界合せされていない異なったセクションのリファレンスを７センブ ルする（組立てる）１つのマルチプレクサレジスタを有する。

発明の詳細な説 明 すなわち１バイト８ビツトとしての４バイト・ワードを処理するＲＩＳＣ装置に 関連して説明される．しかし、ここで説明する境界合せされていないリファレン スを処理する手段および方法は，より長いまたは短いワードやバイトを処理する 装置に対しても、等しく適用可能であるということを理解すべきである。

更に、以下の説明はｂｉｇ　ｅｎｄｉａｎのアドレス指定に関するものであるが 、ｌｉｔｔｌｅ　ｅｎｄｉａｎのアドレス指定に対しても等しく適用可能である 。

図面に関して言えば、第１図に示すＲＩＳＣ装置は、本装置の演算システムを構 成する命令を保持する命令メモリ１２（これは、ＲＡＭ　（Ｒａｎｄｏｍ　Ａｃ ｃｅｓｓ　Ｍｅｍｏｒｙ）　、ＲＯＭ　（ＲｅａｄＯｎｌｙ　Ｍｅ腸ロｒｙ　） 又は命令キャッシュ●メモリから成る）、　ＡＬＵ　（Ａｒｉｔｂｍｅｔｉｃ− Ｌｏｇｉｃ　Ｕｎｉｔ：算術−論理演算装置）　１４、汎用レジスタ１８及びキ ャッシュ・メモリ１８を有する．汎用レジスタ１６は４バイト幅で、個々のセル は各々Ｊ，に，Ｌ，Ｍとして第１図中に識別されている．同様に、キャッシュ拳 メモリｌ８は、幾行（ｒｏｍ）にもなってデータを保持するように編成されてい るが、個々の４バイト行は同時にアドレス指定される．従って、個々の行はその 最初のセルによって識別することが可使である．このようにして、キャッシュ● メモリは、行０，４．８等から成る．例えば、キャッシュ●メモリは、１つの２ バイトのデータ●グループＸＩ　、　Ｘ２、１つの４バイトのデータ●グループ ＤＩ　、　Ｄ２　、　Ｄ３及びＤ４、並びに別の１つの２バイト●グループＹｌ 及びＹ２を保持し得る．第１図から分かるように、第一のグループ（ＸＩ　、　 Ｘ２）はたった２バイト長であるため、完全なすなわち１ワード長のデータ●グ ループＤＩ−０４は、キャッシュ●メモリの行０と行４との間で境界にオーバラ ップしてしまう．その結果、もしメモリの行０の内容を汎用レジスタ１６中にロ ードするためにＬＯＡＤＷＯＲＤ　Ｏのような通常ロード命令を使用した場合、 最初の２バイトＤ１及びＤ２だけが獲得されることになる．従って、これらのバ イトを退避し次にＬＯＡＤ　ＷＯＲＤ　４を実行することによって、残りのパイ ｝Ｄ３及びＤ４を獲得するように特別な措置が必要である．これは、本発明にお いては、以後ＬＷＬ及びＬ％ＩＲと各々呼ばれるＬｏａｄ％ｌｏｒｄ　Ｌｅｆｔ 及びＬｏａｄ％ｌｌｏｒｄ　Ｒｉｇｈｔという特殊な２つの命令を用いることに よってなされる．これらの命令の個々の後に、２つの引数が続く．これら２つの 命令およびその引数は以下により具体的に定義される。

Ｌｏａｄ　Ｗｏｒｄ　Ｒ，Ｂｙｔｅ　指定されたメモリのＬｅｆｔ　Ａｄｄｒｅ ｓｓ　バイト●アドレスから始まり右方向に データが進むレジス タＲの左側の部分を メモリのワード境界 にロードする。

Ｌｏａｄ　Ｗｏｒｄ　Ｒ，Ｂｙｔｅ　メモリのワード境界Ｒｉｇｂｔ　Ａｄｄｒ ｅｓｓ　から始まり右方向にデータが進むレジス タＲの右側の部分を 指定されたメモリの バイト・アドレスに ロードする。

以下に示されているように、第４番目の時間間隔の最後で、キャッシュ・メモリ から取り出されたデータ・バイトは、自身が次のロード動作（ＬＷＲ）によって 消去されない仕方で汎用レジスタ中に退避される。これによって、ＬＷＬ命令お よびＬＷＲ命令によって獲得されたバイトを適切に組み合わすことが可能となる 。

従って、キャッシュ・メモリから汎用レジスタＩＢ中にワードＤＩ−０４をロー ドするためには、最初にＬＷＬ　Ｒ，２という命令を使用しなけに、パイ）ＤＩ 及びＤ２をそれぞれセルＪ及びに中にロードする。その後で、第３図に示すよう に、パイ）Ｄ３及びＤ４をそれぞれセルＬ及びＭ中にロードする命令し％ｄＲＲ ，５を使用し、これによってワードのロード操作を完了する。

一般に、ｂｉｇ　ｅｎｄｉａｎ装置及び４バイト幅の行（ｒｏｗ）をもつメモリ の場合、もしＬＷＬ命令のＢｙｔｅ　ＡｄｄｒｅｓｓがＸであれば、それに対応 するＬ％ｉｌＲ命令のＢｙｔｅ　Ａｄｄｒｅｓｓは、Ｘ＋３となる。

上述の２つの命令を、オーバラップする事項において実行すれば本発明の長所が 生かされることになる。従って、上述のロード動作のい−ｆれか１つを実行する ためには、次に示す５つのステップから成るシーケンスが必要とされる。

１、ＲＯ）ｌから命令をフェッチしてくる（ステップ　”工”）。

２、　レジスタ・ファイルの内容を読出す（ステップ　Ｒ”）。

３、　アドレスを計算する（ステップ ”Ａ”）。

４、　キャッシュ−メモリにアクセスする（ステップ　”Ｍ″）。

５、　レジスタ・ファイル中に書込む（ステップ″Ｗ”）。

これらのステップはＡＬｔｌによって実行され、次に説明するように第４図に示 すようにオーバラップされてもよい、第１の命令、Ｌ％ＩＬ　Ｒ，２は時間間隔 ｌの時に開始され、時間間隔５で終了してもよいが、これら時間間隔は個々に既 に定義したようにステップエ。

Ｒ，Ａ、Ｍ、Ｗのいずれか１つのために使用される。しかし第２の命令、ＬＷＲ Ｒ，５は第４図に示すように時間間隔２で開始できる。このようなデバイスは、 最初の命令の終了を待って２番目の命令を開始させる必要がないので、デバイス の全体の動作速度が増大する。

従って、境界合せされていないリファレンス・ワードをロードするのに必要とさ れる全体の時間として、たった６つ１の時間間隔を必要とするだけであり、これ は単一命令の場合に要される間隔数よりたった１つ多いだけである。

しかし、対を成すＬＯＡＤ命令であるＬＩＩＩＬとＬ％ｌｌＲはどちらを先に実 行してもよい、すなわちＬ％ＩＬ命令とＩＪＲ命令とのどちらが先に来てもよい 、その上、ＬＯＡＩＩ命令は、互いに隣接していない場合でさえも有効である。

上記の手続きは、境界合せされていないリファレンスの記憶動作にも容易に拡張 できる。第５図において、汎用レジスタ１６には、位置ＰＩから位置Ｐ４への順 序と同じ順序で記憶される４バイトから成る１つのワードＥｌ、Ｅ２゜Ｅ３．Ｅ ４が保持される。この動作を実行するためには、このような装置は、５ｔｏｒｅ 　ＷｏｒｄＬｅｆｔ　（ＳＷＬ”）命令および５ｔｏｒｅ　ＷｏｒｄＲｉｇｈｔ 　（”Ｓ％ＩＩＲ”）命令を用いるが、これらの命令の個々が２つの引数をもっ ている。

これら２つの５ＴＯＲ１命令は以下に、第２表中に定義されている。

第２表　５ｔｏｒｅ命令 良仝　■　定義 ５ｔｏｒｅ　Ｗｏｒｄ　Ｒ，Ｂｙｔｅ　データを、レジスタＬｅｆｔ　Ａｄｄｒ ｅｓｓ　Ｒの左部分から指定されたメモリのパイ ト・アドレス中に記 憶し、メモリのワー ド境界にまで右方向 に進む。

５ｔｏｒｅ　Ｗｏｒｄ　Ｒ，Ｂｙｔｅ　データを、レジスタ旧ｇｌｌｊ　Ａｄｄ ｒｅｓｓ　Ｒの右部分からメモリのワード境界を ちょうど過ぎたメモ リ・バイト中に記憶 し、指定されたメモ リのバイト・アドレ スにまで右方向に進 む。

一般に、ｂｉｇ　ｅｎｄｉａｎ装置および４バイ、ト輻の行（ｒｏｍ）をもつメ モリの場合、もしＳＷＬ命令のＢｙｔｅ　Ａｄｄｒｅｓｓがｘ−ｃ’あれば、そ れに対応するＳ％ＩＲ命令のＢｙｔｅ　ＡｄｄｒｅｓｓはＸ＋３となる。

第６図に示すように、最初の５ＴＯＲＥ命令の最後において、パイ）Ｅｌ及びＥ ２はそれぞれアドレス２及び３に記憶され、２番目の５ＴＯＰＥ命令の最後にお いては、パイ）Ｅ３及びＥ４はそれぞれアドレス４及び５に記憶される。

ＬＯＡＤ命令と同様に、　５ＴＯＲ１命令はどちらを先に実行してもよい、すな わちＳＷＬ命令とＳＷＲ命令のどちらが先に来てもよい、その上、５ＴＯＲＥ命 令は、互いに隣接していない場合でさえも有効である。

これら４つの命令を実行するための回路のブロック図を第７図に示す、この回路 は、直接的に実現してもソフトウェアを用いて実現してもよい、この回路は、キ ャッシュ・メモリ１８からの入力を受け入れ、ラッチ２２に対して（並列に）送 出される出力を発生させるシフト／マージ・ユニット２０を有する０次にラッチ ２２は、適切な命令中の引数Ｒによって指定される汎用レジスタ１Ｂにその信号 を出力する。汎用レジスタ１Ｂの内容は、ラッチ２４、ラッチ２６及びラッチ２ ８を介して、個々の動作間隔中において伝播される。ラッチ２８はその信号をキ ャッシュ拳メモリ１８に対して送出することが可能である。ラッチ２８からバイ パス・マルチプレクサ・ユニット３０の第１の入力部に至る第１のフィードバッ ク経路もある。マルチプレクサ・ユニット３０の第２の入力部はラッチ２２の出 力部に接続されていて。

これによって第２のフィードバック経路を形成している。マルチプレクサ・ユニ ット３０の出力は、シフト／マージ・ユニット２０に対しても送出されている。

　５ＴＯＲＥ命令の実行中は、マルチプレクサ３０、シフト／マージ・ユニット ２０及びラッチ２２は動作しない、　ＬＯＡＤ命令の実行中は、シフト・ユニッ ト２８は単に、ラッチ２４からラッチ２８に対して、大した遅延もなくデータを 送出する。ラッチ２４及びラッチ２８の目的の１つは、これらのラッチ２４を包 含する回路の経路の遅延と、１つの命令を構成しているステップの数を整合させ ることにある。もし１つの命令を構成しているステップの数が増大したり減少し たりすると、回路中に存在するラッチの数もそれにつれて変化する。第７図の回 路は次のように動作する。

１つのＬＷＬ命令が時間間隔１において受信される（第４図を参照）、すると時 間間隔４において引数Ｂｙｔｅ　Ａｄｄｒｅｓｓ中に定義されたアドレスを含む 行（ｒｏｗ）からの４バイトのデータが、シフト／マージ・ユニット２０によっ て左側にシフト（桁送り）され、２つの時間間隔置前に汎用レジスタ１６の内容 であったデータとマージ（併合）される、（この時、汎用レジスタ１６の内容は 、ラッチ２４．シフト・ユニット２Ｂ、ラッチ２８及びバイパス・マルチプレク サ３０を介して送出されている。）この動作の結果は時間間隔４の最後でラッチ ２２に記憶される。従って、もし行０をキャッシュ・メモリ１８から読出すとラ ッチ２２にはデータ・パイ）ＤＩ、Ｄ２．Ｙ及びＺが保持されるが、ここでＹ及 びＺは汎用レジスタ１６のぞれぞれのメモリ・セルＬ及びＭの以前の内容であっ たものである。以前、時間間隔２においては、命令ＬＷＲＲ，５も受信されてい た０時間間隔５においては、ラッチ２の内容は汎用レジスタ１６に送出される。

同時に、命令ＬＷＲによって、行４の内容がシフト／マージ・ユニット２０中に 読込まれる。この時、これらのデータ・バイトはワード境界の最後に達するまで 右側にシフトされる。２つの命令が同一の汎用レジスタのことをいっており更に 互いに隣接しているので、マルチプレクサ３０は、ラッチ２２の内容をシフト／ マージ・ユニット２０に送出し始める。従って、時間間隔５の間に、データ・バ イトＤＩ、　Ｄ２．　Ｄ３．　Ｄ４はシフト／マージ・ユニット２０の内部で組 立てられて、ラッチ２に出力される０時間間隔６の間に、これらのデータ・バイ トはレジスタ１６に出力される。

５ＴＯＲＥ命令は、次のように実行される。境界合せされていないリファレンス ・ワードが、汎用レジスタ１６（レジスタ”Ｒ″であると識別される）からラッ チ２４に出力される。

最初の５ＴＯＲＥ命令、ＳＷＬ　Ｒ，２が実行されている間に、ラッチ２４から 送出されたワードは、データ・パイ）Ｅｌ及びＥ２が右側に位置付けられるよう にシフト・ユニット２６中において、２バイトだけシフトされる０次にシフト− ユニット２６の内容は、ラッチ２８に送出され、するとこのラッチ２８はこの内 容をキャッシュ・メモリのアドレス２に送る。より詳細に言えば、ＳＷＬ　Ｒ， ２の場合には、Ｅｌ及びＥ２は、メモリ・アドレスＯ及びｌの内容に影響を与え ることなく、各々ロケーションＰ１及びＰ２に記憶される（第５図および第６図 を参照）。

この境界合せされていないリファレンス・ワードは再度、汎用レジスタ１６から ラッチ２４に出力される。　ＳｗＲＲ，５に反応して、ラッチ２４の内容は、デ ータ・パイ）Ｅ３及びＥ４がシフト・ユニット２６の左側に来るように左方向に シフトされ、次にラッチ２８によって行４に送出される。より詳細に言えば、Ｓ ＷＲを実行中は、データ・パイ）Ｅ３及びＥ４は、アドレス６及び７の内容に影 響を与えることなくロケーションＰ３及びＰ４にそれぞれ記憶される。

ＥＧＧ　（Ｅｒｒｏｒ　Ｃｏｒｒｅｃｔｉｏｎ　Ｃｏｄｉｎｇ：誤り訂正コーデ ィング）を用いているデバイスにおいては、リード・モディファイ・ライト（Ｒ ｅａｄＭｏｄｉｆｙ　Ｗｒｉｔｅ）サイクルは、新しいＦＣＣコードが、個々の Ｓ丁ＯＲＥ命令の後で計算されるように実行される。

ＬＯＡＤ命令に関して言えば、ＳＷＲ及びＳＷＬのＳ丁ＯＲＥ命令は、命令の完 了に必要とされる全体時間を減少させるためにオーバラップされる。従って、境 界合せされていないリファレンスを記憶するに必要とされるこれら２つの命令の 実行には、たった６つの時間間隔しか要しないが、これは単一の命令を実行する に要する時間間隔よりたった１つ多いだけである。キャッシュ・メモリの個々の 行（ｒｏｗ）は互いに独立し更に分離して扱われるので、リファレンスがメモリ 内でページ境界にオーバラップする可能性があるという事実が、装置になにも影 響を与えないようにすることが望ましい。

更に注意すべきことは、１対の５ＴＯＲＥ命令はどちらを先に実行してもよい、 すなわちＳ％ｌｌＬとＳＷＲのどちらの命令が先に来てもよいということである 。従って、１対のＬＯＡＤ命令もどちらを先に実行してもよい、すなわちＬＷＬ とＬ％ＩＲのどちらの命令が先に来てもよい、更に、ＬＯＡＤ命令は、互いに隣 接していなくても有効であり、そしてこれは５ＴＯＲＥ命令に付いても同様であ る。

上記の命令セットは、ｂｉｇ　Ｂｄｉａｎのデバイス、すなわち左端のビットが 最上位ビットであるような装置に適する。しかし、同一の配慮および手続きは、 １ｉｔｔｌｅ　ｅｎｄｉａｎのデバイス、すなわちバイトの左端のビットが最下 位ビットであるような装置にも使用し得る。変更すべき唯一の点は、ＬＷＲ及び ＳＷＲ命令の引数を（ｂｉｇ　ｅｎｄｉａｎのデバイスのように）増加（ｉｎｃ ｒｅｍｅｎｔ　）するのではなく、ＬＷＬ及びＳＷＬ命令の引数のアドレス値を ３つ増加させることである。こうする代わりに、総称命令セット（ｇｅｎｅｒｉ ｃ　１ｎｓｔｒｕｃｔｉｏｎ　ｓｅｔ　）を用いて、上記の命令中の′″１ｅｆ ｔ”及びｒｉｇｂｔ″をそれぞれ”ｌｏｗｅｒ　ａｄｄｒｅｓｓ”及び”ｈｉｇ ｈｅｒａｄｄｒｅｓｓ”に変更してもよいが、この場合。

”ｌｏｗｅｒ　ａｄｄｒｅｓｓ”命令は１ｉｔｔｌｅ　ｅｎｄｉａｎのマシン上 では”１ｅｆｔ”として動作しｂｉｇｅｎｄｊａｎのマシン上では”ｒｉｇｈｔ ”として動作し、更に”ｈｉｇｈｅｒ　ａｄｄｒｅｓｓ″命令は１ｉｔｔｌｅｅ ｎｄｉａｎのマシン上では”１ｅｆｔ”として動作する。この命令セットはまた 、ｂｉｇ　ｅｎｄｉａｎのデータ及び１ｉｔｔｌｅ　ｅｎｄｉａｎのデータの双 方を処理するデバイス（例えば、デュアル・バイト・オーダのデバイス）にも使 用できる。

以下の明細書において、本発明はその特定の典型的な実施例を参照して説明され ている。しかし、添付クレームに述べられているような本発明のより広い精神お よび範囲から逸脱することなく、修正および変更を本発明に対して行うことがで きることは当然とするところである。従って、明細書および図面は限定的な意味 ではなく例証的な意味をもつものと考えるべきである。

図面の簡単な説明 本発明は例を用いて図示されており、添付図面の図に制限を加えるものではない ０次に説明するこれらの添付図面においては、同様の数字は類似のエレメントを 示す。

第１図は本発明の実施例の線図、第２図はＬｏａｄ　Ｗｏｒｄ　Ｌｅｆｔ命令実 行後の汎用レジスタ、第３図はＬｏａｄ　Ｗｏｒｄ　Ｒｉｇｈｔ命令実行後の汎 用レジスタ、第４図はＬｏａｄ　Ｗｏｒｄ　Ｌｅｆｔ全ｆｔよびＬｏａｄ　Ｗｏ ｒｄ　Ｒｉｇｈｔ命令実行のための連続した動作の時間間隔、第５図は５ＴＯＲ Ｅ命令実行前の汎用レジスタ及びキャッシュ・メモリ、第６図は境界合せされて いないリファレンスが記憶された後のキャッシュ・メモリ、及び第７図は釡令セ ットの実行に用いられる回路配列あブロック図である。

臣■■■エト１６　ウ＝ＤＯＮ’Ｔ　ＣＡＲＥ第２図 匡■■四）１６ 第３図 第４図 第５図 第６図 手続補正書（方式） 平成　１年　６月１４日

Claims (12)

【特許請求の範囲】
1. １．コンピュータのメモリ（記憶装置）から汎用レジスタに、境界合せされてい ないりファレンスをロード（ｌｏａｄ）する方法であり、前記リファレンスが、 その第１の部分が前記メモリの１つの行（ＴＯＷ）中に位置し、その第２の部分 が連続する次の行中に位置するような仕方でワード境界にまたがり、更に、ｋ及 びｎを共に正の整数として、 ａ．ｎ番目の命令の実行中に前記第１の部分を検索するステップ； ｂ．（ｎ＋ｋ）番目の命令の実行中に前記第２の部分を検索するステップ； 及び、 ｃ．前記第１の部分および前記第２の部分をマージ（併合）するステップと を有することを特徴とする、前記の方法。
2. ２．境界合せされていないリファレンスをコンピュータのメモリ中に記憶する方 法であり、前記境界合せされていないリファレンスがワード境界にまたがり、そ れによって前記境界が前記ワードを第１の部分および第２の部分とに区分し、更 に、ｋ及びｎを共に正の整数として、 ａ．ｎ番目の命令実行中に、前記メモリの１つの行の１つのセクションに前 記第１の部分を記憶するステップ； 及び、 ｂ．（ｎ＋ｋ）番目の命令実行中に、前記メモリの連続する次の行の１つの セクションに前記第２の部分を記憶 するステップとを有することを特徴 とする、 前記の方法。
3. ３．前記ｎ番目の命令および前記（ｎ＋ｋ）番目の命令がオーバラップする（重 なる）ことを特徴とする請求の範囲第１項に記載の方法。
4. ４．前記ｎ番目の命令および前記（ｎ＋ｋ）番目の命令がオーバラップすること を特徴とする請求の範囲第２項に記載の方法。
5. ５．ＲＩＳＣ（ＲｅｄｕｃｅｄＩｎｓｔｒｕｃｔｉｏｎＳｅｔＣｏｍ−ｐｕｔｅ τ）において、ｋ及びｎが共に正の整数として、 ａ．汎用レジスタ； ｂ．ｎ番目の命令に反応して前記境界合せされていないリファレンスの第１ の部分を検索し、（ｎ＋ｋ）番目の 命令に反応して前記境界合せされて いないリファレンスの第２の部分を 検索する手段；及び、 ｃ．前記第１および第２の部分を組合わせる組合せ手段とを有することを特徴と する、メモリから境界合せされていないリファレンスを検索する装置。
6. ６．ＲＩＳＣにおいて、境界合せされていないリファレンスをメモリ中に記憶す る装置であり、更に、ｋ及びｎを共に正の整数として、 ｎ番目の命令に反応して前記境界合せされていないリファレンスを第１の方向に シフトし、（ｎ＋ｋ）番目の命令に反応して第２の方向にシフトし．更に第１の 部分および第２の部分を順次発生させるシフト手段；及び、 前記第１および第２の部分を順次に前記メモリ中に記憶する手段とを有すること を特徴とする、前記の装置。
7. ７．ＲＩＳＣにおいて、第１の部分および第２の部分をもつ第１の境界合せされ ていないリファレンスを、前記第１の部分がメモリの第１のセクション中に記憶 され前記第２の剖分が前記メモリの第２のセクション中に記憶されるようにロー ドし、第２の境界合せされていないリファレンスを前記第１及び第２のセクショ ン中に記憶し、更に、 第１及び第２の入力部をもち、前記第１の入力部から受信した第１のデータ・バ イトをシフトするために装備され、前記第１および第２の部分を順次に受信する ために前記第１の入力部が前記メモリに結合され、更に前記第１のデータ・バイ トと前記第２の入力部から受信した第２のデータ・バイトとをマージするシフト ／マージ・ユニット； 前記第１及び第２のデータ・バイトを記憶し、その１つの出力部が前記第２の入 力部に結合されている第１のラッチ手段； 前記第１のラッチ手段に結合され、前記第１及び第２の境界合せされていないり ファレンスのいずれかを選択的に保持するために装備された汎用レジスタ； 前記第２の境界合せされていないリファレンスを記憶するための、前記レジスタ に結合された第２のラッチ手段； 前記第２の境界合せされていないリファレンスをシフトするシフト手段；及び、 前記シフト手段を用いて前記メモリ中にシフトした後で前記第２の境界合せされ ていないリファレンスを記憶する出力手段とを有することを特徴とする装置。
8. ８．前記シフト／マージ・ユこットが、前記メモリから受信したバイトを、第１ のＬＯＡＤ命令に反応して第１の方向にシフトし、第２のＬＯＡＤ命令に反応し て第２の方向にシフトすることを特徴とする請求の範囲第７項に記載の装置。
9. ９．前記シフト手段が、前記第２のラッチ手段から受信したバイトを第１のＳＴ ＯＲＥ命令に反応して第１の方向にシフトし、第２のＳＴＯＲＥ命令に反応して 第２の方向にシフトすることを特徴とする請求の範囲第７項に記載の装置。
10. １０．前記第１及び第２のラッチ手段の出力の内１つを選択的に前記第２の入力 部に結合させるバイパス・マルチプレクサを更に有することを特徴とする請求の 範囲第７項に記載の装置。
11. １１．前記第１及び第２のＬＯＡＤ命令が、少なくとも部分的にオーバラップす ることを特徴とする請求の範囲第８項に記載の装置。
12. １２．前記第１及び第２のＳＴＯＲＥ命令が少なくとも部分的にオーバラップす ることを特徴とする請求の範囲第９項に記載の装置。