JPH01502627A - ノードがバスへのアクセス権を得るようにする装置及び方法 - Google Patents

Abstract

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Description

【発明の詳細な説明】 ノードがバスへのアクセス権を得る ようにする装置及び方法 発明の分野 本発明は、コンピュータシステムにおいてバスへのアクセスを仲裁するための方 法及び構造に間する。

発明の背景 コンピュータシステムは、種々なタスクを行うためにプロセッサや、メモリや、 入出力装置の如き多数の別々のリソースを含んでいる。コンピュータシステムの 動作中、そのコンピュータシステムにおける異なるリソースの間でコマンド及び ／又はデータを転送することがしばしば必要である。典型的には、多重ノードネ ットワークにおいて多数のリソース又はノードの間にメツセージを転送するのに システムバスが設けられる。

リソースの間にメツセージを転送するために共通のシステムバスを有効に利用す るためには、リソースの各々によるバスへのアクセスを注意深く制御しなければ ならない、特に、システムバスヘメッセージを転送することができるのは、一度 に１つのリソースのみである１例えば、ある特定のバスサイクル中に読出しコマ ンドを送り出す用意ができるのは１つのリソースであり、同時には、別のリソー スは、書込みコマンド及び書込みデータを伝送するためにいくつかのバスサイク ルにてバスへアクセスしつる用意ができるだけである。

それ故に、共通のバスに結合された多数のノードを含むあらゆるコンピュータシ ステムにおいて、とのノードがバスへのアクセスを行なうことができるのかを決 定するのに、ある形の仲裁が行われねばならない、バスシステムリソースの各々 に中央アーとりが結合され、この中央アーとりは、所定のバスサイクル中にどの リソースがバスへのアクセスを許されているかを決定しつる。この種の中央アー ビタは、各リソースが別のリソースへメツセージを伝送するためバスへのアクセ スを得る用意ができる時に、各リソースから別々のバス要求を受信する。多数の バス要求に応答して、中央アービタは、各要求に割り当てられた優先順位に従っ て所定の仕方で要求ノードの１つに対してのみバス許可を送る。

バス要求信号を使用すると、バス及びシステムリソースをより効率良く利用でき るようになる。バスアクセスは、そのリソースがバスへのそのリソースによって メツセージを伝送する必要のあるオペレーションを実行しているときにのみ、ノ ードに対して許可される。

不都合なことに、リソースからバスへの転送のある種のものは、単一のバスサイ クル内では売子させることができない。

例えば、書込み転送では、リソースは％　１つより多いバスサイクルに亘ってバ スへのアクセスを許される必要がある。書込み転送の最初のバスサイクル（コマ ンドサイクル）中にバスへ転送されるメツセージは、書込みコマンドである１次 に続くバスサイクル中に、書込みデータがバスへ転送される。

このような多重サイクル転送を行なえるようにするために、多重サイクル転送動 作を行なうリソースが中央アービタヘアクティベートされた延長バスサイクル信 号を伝送せねばならないような仲裁方法が使用される。中央アービタは、選択さ れたノードに対してバス許可を発生する前に、アクティベートされた延長バスサ イクル信号を受けたか否かを決定する。これらのシステムでは、バス許可の発生 は、中央アービタがアクティベートされた延長バスサイクル信号を処理する間、 遅延される。もし、延長バスサイクル信号がアクティベートされるならば、中央 アーとりは、前のバスサイクル中バスにアクセスしていた同じリソースへバス許 可を伝送する。

このような仲裁方法を使用するシステムには、ある重大な欠点がある。コンピュ ータシステムにおけるリソースは、中央アーとりからのバス許可があることにの み基づいてバスへのアクセスを得る。従って、システムの性能及び共通バスの有 効利用は、バス許可が選択されたリソースへ伝送される速度に依存している。し かし、このような仲裁方法では、比較的に長いバスサイクル時間が必要である。

何故ならば、アービタは、延長バスサイクル信号の受信を持ってからでなければ 、新しい許可を発生できないからである。単一ワイヤドオア延長バスサイクル信 号を使用するシステムの場合には、このために、許可を得るのが遅れてしまうで あろう。

しかしながら、バスの前の所有者が次のサイクルもその所有を維持するべきかを アービタが決定しつる速度を増大するために、リソースから中央アービタへの付 加的な延長バスサイクルラインを設けることによってこの問題を解決することは 望ましくない、このような解決方法では、各リソースからアービタへの別の相互 接続を与えるためにバックブレーンにいくつかのビンを付加する必要があり、こ のようなビンは、手に入らないかもしれないのである。

本発明の目的は、仲裁時間を減らすことによってシステムバスサイクル時間を減 じてシステム性能を改善することである。

本発明の別の目的は、このように仲裁時間の削減を、バックブレーンに１つの延 長バスサイクルラインを設けるだけで行なうことである。

本発明の更に別の目的は、いくつかのリソースからのバス要求の間を仲裁して、 バスへのアクセスについて競合しているリソースからの付加的信号を処理するた めにアービタによる選択を遅らせることなく、どのリソースが選択されたかを中 央アービタに条件付指示させることである。

本発明の付加的な目的及び効果は、以下の説明にあり、また、その説明から明ら かであり、また、本発明を実施することによって分ろう０本発明のこれらの目的 及び効果は、本請求の範囲に特定された構成及び組み合わせによって実現され達 成されるであろう。

発明の趣旨 本発明の目的を達成するため、本発明によれば、ここに具体化され広く説明され るように、バスに結合されるノードが設けられ、そのバスは、複数の他のノード にも結合されていて、バスの１つ又はそれ以上のサイクル中にメツセージが転送 されるようにする。そのノードは、メツセージがそのノードからバスへ転送され るべきときにバス要求を発生するためのバス要求手段と、メツセージを転送する のに１つより多いバスサイクルを必要とする時にそのノードに対・する延長要求 を発生し且つ続くバスサイクル中延長要求を維持するための延長要求手段と、該 延長要求手段に結合されそのノードが送信側となる時である初期アクセスサイク ル中にアクティベートし、且つそのノードが送信側である時の続くバスサイクル 中アクティベートされた状態を維持する延長サイクル手段とを備えており、延長 バスサイクル信号の７クテイベーシヨン及び維持は、そのノードに対する延長要 求が存在するときに行なわれ、更に、そのノードは延長サイクル手段に結合され バス要求に応答して受信される条件付バス許可に応答して、その他のノードから 受信される延長バスサイクル信号がどれもアクティベートされていないときにそ のノードにシステムバス駆動可能化信号レベルを発生し且つそのノードに対する 延長バスサイクル信号がアクティベートされている間システムバス駆動可能化信 号を維持するバスアクセス手段とを備える。

本明細書に組み込まれ且つ本明細書の一部を構成する添付図面は、本発明の一実 施例を示しており、本明細書の説明と一緒になって、本発明の詳細な説明してい る。

図面の簡単な説明 第１＠は、本発明を使用したデータ処理システムのブロック線図、 第２図は、第１図のデータ処理システムにおけるノードのブロック線図、 第３図は、第１図のデータ処理システムに使用されるタイミング信号を示すタイ ミング図、 第４図は、第２図のノードにおけるデータインターフェースのブロック線図、 第５図は、第１図のデータ処理システムにおけるアービタのブロック線図、 第６図は、仲裁信号を示す第１図のデータ処理システムの部分部分を示すブロッ ク線図、 第７図は、第６図におけるシステムの部分部分の延長サイクル回路の概略図、 第８図は、第６図のシステム部分における可能化回路の概略図、 第９図は、第５図及び第６図に示した中央アービタのブロック線図、 第１０図は、第１図のデータ処理システムの動作中にアクティベートされるバス 要求、条件付バス許可、システムバス駆動可能化、延長要求及び延長バスサイク ル信号を示すタイミング図である。

好ましい実施例の詳細な説明 次に、添付図面に例示される本発明の好ましい実施例について詳細に説明する。

Ａ、システム全体の説明 第１図は、本発明によるデータ処理システム２０の一例を示している。システム ２０の中心部はシステムバス２５であり、これは、多数のプロセッサと、メモリ サブシステムと、Ｉ１０システムとの間で通信を行なうことのできる同期バスで ある。

システムバス２５を介しての通信は、周期的なバスサイクルを用いて同期的に行 なわれる。システムバス２５に対する典型的なバスサイクルタイムは、６４ｎＳ である。

第１図において、システムバス２５は、２つのプロセッサ３１及び３５と、メモ リ３９と、１つのＩ１０インターフェイス４１と、１つのＩ１０ユニット５１と に接続される。Ｉ１０ユニット５３は、Ｉ１０バス４５及びＩ１０ユニットイン ターフェイス４１によりシステムバス２５に接続される。

データ処理システム２０の好ましい実施例では、中央アービタ（仲裁回路）２８ もシステムバス２５に接続されている。

アービタ２８は、幾つかのタイミング及びバス仲裁信号をシステムバス２５上の 他の装置へ直接供給し、ある信号をこれらの装置とで共有する。

第１図に示されたものは、現在好ましいと考えられるものであり、必ずしも本発 明をこれに限定するものではない０例えば、Ｉ１０ユニット５３はシステムバス ２５に直接接続することができるし、アービタ２８は、本発明について述べるよ うに動作しなくてもよい。

本発明を説明する上で使用する用語として、プロセッサ３１及び３３、メモリ３ ９、Ｉ１０インターフェイス４１．及びＩ１０装置５１は、全て「ノード」と称 する。「ノード」とは、システムバス２５に接続されるハードウェア装置と定義 する。

本発明を説明するのに用いる用語によれば、「信号」又はｆライン」は、物理的 な配線の名称を指すものとして交換可能に用いられる。「データ」又はｒレベル 」という用語は、信号又はラーインがとることのできる値を指すものとして用い られる。

ノードは、システムバス２５を介して他のノードとの転送を実行する。「転送」 は、共通の送信器及び共通のアーとりを分担する１つ以上の連続サイクルである ０例えば、あるノードがシステムバス２５上の別のノードから情報を得るために 開始する読み取り動作においては、第１のノードから第２のノードヘコマンドを 転送した後に、ある程度の時間が経ってから、第２のノードから第１のノードへ １つ以上の戻りデータを転送することが必要である。

「トランザクション」は、システムバス２５において実行される完全な論理的タ スクとして定められ、２つ以上の転送を含むことができる０例えば、コマンド転 送に続いて１つ以上の戻りデータ転送を行なう読み取り動作は１つのトランザク ションである。システムバス２５の好ましい実施例では、許容できるトランザク ションが種々のデータ長さの転送をサポートし、これは、読み取り、書き込み（ マスクされた）、インターロック読み取り、ロック解除書き込み及び割り込み動 作を含む、インターロック読み取りと、通常の即ち非インターロック読み取りと の相違は、特定位置に対するインターロック読み取りの場合にその位置に記憶さ れた情報を検索しそしてその後のインターロック読み取りコマンドによってアク セスをその記憶された情報に制限することである。アクセスの制限は、ロック機 構をセットすることによって行なわれる。その後のロック解除書き込みコマンド は、その指定の位置に情報を記憶し、そしてその位置においてロック機構をリセ ットすることによりその記憶された情報へのアクセスを復帰する。従って、イン ターロック読み取り／ロック解除書き込み動作は、ある種の読み取り一変更−書 き込み動作である。

システムバス２５はｒ保留された」バスであるから、他のノードが応答を待機し て浪費してしまうバスサイクルを使用できるようにすることにより、バスリソー スを効率良く使用するよう促す、保留されたバスにおいては、１つのノードがト ランザクションを開始した後に、そのトランザクションが完了する前に他のノー ドがバスにアクセスすることができる。従って、そのトランザクションを開始す るノードは、全トランザクション時間中バスを束縛するのではない、これに対し 、非保留バスの場合には、全トランザクション中バスが拘束される０例えば、シ ステムバス２５においては、ノードが読み取りトランザクションを開始しそして コマンドの転送を行なった後に、そのコマンド転送が向けられるノードは、その 要求されたデータを直ちに返送することができない、従って、コマンド転送と、 読み取りトランザクションの戻りデータ転送との間にバス２５のサイクルを使用 することができる。システムバス２５は他のノードがこれらのサイクルを使用で きるようにする。

システムバス２５を使用する場合に、各ノードは、情報の転送を行なうために異 なった役割を果たすことができる。これらの役割の１つが「コマンダ」であり、 これは現在処理中のトランザクションを開始したノードとして定義される０例え ば。

書き込み又は読み取り動作においては、コマンダは、書き込み又は読み取り動作 を要求したノードであり、これは、必ずしもデータを送信もしくは受信するノー ドでなくてもよい、システムバス２５の好ましいプロトコルにおいては、ノード は、たとえ別のノードがトランザクションのあるサイクル中にシステムバス２５ の所有権をもったとしても全トランザクションを通じてコマンダとして保持され る０例えば、あるノードは、読み取りトランザクションのコマンド転送に応答し てデータ転送中にシステムバス２５の制御権をもつが、このノードはバスのコマ ンダとはならない、むしろ、このノードは「レスポンダ」と称する。

レスポンダはコマンダに応答する６例えば、コマンダがノードＡからノードＢに データを書き込むための書き込み動作を開始した場合には、ノードＢがレスポン ダとなる。更に、データ処理システム２０においては、ノードが同時にコマンダ 及びレスポンダとなることがある。

送信器及び受信器は、個々の転送中にノードがとる役割を果たす、「送信器」は 、転送中にシステムバス２５に出される情報のソースであるノードとして定義さ れる。「受信器」は、送信器の相補的なものであり、転送中にシステムバス２５ に出された情報を受信するノードとして定義されるン例えば、読み取りトランザ クション中に、コマンダは、最初、コマンドの転送中に送信器となりそして戻り データの転送中に受信器となる。

システムバス２５に接続されたノードがシステムバス２５上で送信器になろうと する場合には、そのノードが中央のアービタ２８とその特定ノードとの間に接続 された２本の要求ラインＣＭＤ　ＲＥＱ　（コマンド要求）及びＲＥＳ　ＲＥＱ 　（レスポンダ要求）の一方を肯定する。一般に、ノードは、そのＣＭＤ　ＲＥ Ｑラインを用いてコマンダとなることを要求しそしてシステムバス２５を介して トランザクションを開始し、モしてノードは、そのＲＥＳ　ＲＥＱラインを用い てレスポンダとなってデータ又はメツセージをコマンダへ返送する。一般に、中 央アービタ２８は、とのノードがバスへのアクセスを要求しているか（即ち、ど の要求ラインが肯定されたか）を検出する。

次いで、アービタは、肯定された要求ラインの１つに応答して、優先順位アルゴ リズムに基づいてバス２５への対応するノードアクセスを許可する。好ましい実 施例では、アービタ２８は、２つの独立した円形の待ち行列を維持し、即ち、そ の一方の待ち行列はコマンダ要求に対するものでありそしてもう一方はレスポン ダ要求に対するものである。好ましくは、レスポンダ要求はコマンダ要求よりも 優先順位が高く、コマンダ要求の前に処理される。

コマンダ要求ライン及びレスポンダ要求ラインは仲裁信号であると考えられる。

第１図に示すように、仲裁信号は、中央アービタ２８から各ノードへ送られるポ イント−ポイントの条件に応じた許可信号と、マルチパスサイクル転送を実行す るシステムバス拡張信号と、例えば、メモリのようなノードがシステムバス上の トラヒックを瞬間的に維持できなくなったときに新たなバストランザクションの 開始を制御するシステムバス抑制信号とを含む。

システムバス２５を構成することのできる他の形式の信号は、情報転送信号、応 答信号、制御信号、コンソール／フロントパネル信号、及び幾つかの種々の信号 を含む、情報転送信号は、データ信号、現在サイクル中にシステムバスで行なわ れるファンクションを表わすファンクション信号、コマンダを識別する識別子信 号、及びパリティ信号を含む、応答信号は、一般に、データ転送の状態を送信器 に通知するための受信器がらの確認信号を含む。

制御信号は、クロック信号と、低いライン電圧又は低いＤＣＴＩＬ圧を示す信号 のような警報信号と、初期化中に使用されるリセット信号と、ノード欠陥信号と 、バスのアイドリングサイクル中に用いられる欠陥信号と、エラー欠陥信号とを 含む、コンソール／フロントパネル信号は、直列データをシステムコンソールに 送信したりそこから受信したりするための信号と、始動時にブートプロセッサの 特性を制御するためのブート信号と。

システムバス２５上のプロセッサの消去可能なＦＲＯＭを変更できるようにする 信号と、フロントパネルのＲＵＮ　ＬＩＧＨＴを制御する信号と、あるノードの クロック論理回路にバッテリ電力を供給する信号とを含む、その他の信号として は、スペア信号に加えて、各ノードがその識別コードを定めることができるよう にする識別信号を含む。

第２図は、システムバス２５に接続されたノード６ｏの一例を示している。ノー ド６０は１、プロセッサであってもよいし、メモリであってもよいし、Ｉ１０ユ ニットであってもよいし、Ｉ１０インターフェイスであってもよい、第２図に示 す例では、ノード６０は、ノードに特定の論理回路６５と、ノードバス６７と、 データインターフェイス６１及びグロックデコーダ６３を含むシステムバスイン ターフェイス６４とを備えている。データインターフェイス６１、クロックデコ ーダ６３及びノードバス６７は、システムバス２５に接続されたノードのための 標準的な要素であるのが好ましい、ノードに特定の論理回路６５は、システムバ スインターフェイス６４とは異なった集積回路を用いており、好ましくは、ノー ドの特定の機能を実行するようにユーザによって指定された回路に加えて、ノー ドバス６７にインターフェイスする標準的な回路を含んでいる。一般に、データ インターフェイス６１は、ノード６０とシステムバス２５との間の主たる論理的 及び電気的なインターフェイスであり、クロックデコーダ６３は中央で発生され るクロック信号に基づいてノード６０ヘタイミング信号を供給し、ノードバス６ ７はデータインターフェイス６１とノードに特定の論理回路６５との間の高速イ ンターフェイスをなす。

第２図に示されたノード６０及びシステムバスインターフェイス６４の好ましい 実施例では、クロックデコーダ６３は、システムバス２５を経て送られるべき信 号を形成するための制御回路を含んでおり、中央アービタ２８から受け取ったク ロック信号を処理して、ノードに特定な論理回路６５及びデータインターフェイ ス６１のためのタイミング信号を得るようにする。

クロックデコーダ６３によって得られたタイミング信号は中央で発生されたクロ ック信号を用いているので、ノード６ｏは、システムバス２５と同期して作動す る。

第３図は、１つのバスサイクル、クロックデコーダ６３によって受け取ったクロ ック信号、及びクロックデコーダ６３によって発生される幾つかのタイミング信 号を示すタイミング図である。クロックデコーダ６３によって受け取られるクロ ック信号は、第３図に示すように、Ｔｉｍｅ　Ｈ信号、Ｔ　ｉ　ｍ　ｅＬ倍信号 びＰｈａｓｅ信号を含む、Ｔｉｍｅ　Ｈ及びＴｉｍｅＬは、基本的なりロック信 号の逆数であり、モしてＰｈａｓｅイΔ号は、基本的なりロック信号を３で分割 することによって得られる。グロックデコーダ６３によって発生されたタイミン グ信号は、ＣＩ２、Ｃ２３、Ｃ３４、Ｃ４５、Ｃ５６及びＣ６１を含み、これら は全て第３図に示されている。データインターフェイス６１によって要求されバ スサイクル当たり一度生じるこれらのタイミング信号は、データインターフェイ ス６１に送られ、そしてデータインターフェイス６１に送られたタイミング信号 と等価なものを含む１組のタイミング信号がバッファされて、ノードに特定の論 理回路６５に送られる。バッファ動作の目的は、ノードに特定の論理回路６５が タイミング信号を不適切にロードすることによってシステムバスインターフェイ ス６４の動作に悪影響を及ぼさないようにすることである。クロック６３は、ク ロック信号を使用して、各バスサイクルごとに６つのサブサイクルを形成し、そ してこれらのサブサイクルを使用して、６つのタイミング信号ＣＸＹを形成する 。但し、Ｘ及びＹは、１つのタイミング信号を形成するように合成される２つの 隣接するサブサイクルを表わしている。

システムバスの各ノードは、そのクロックデコーダ６３によって発生されたそれ 自身の対応する１組のタイミング信号を有している。通常、対応する信号は、シ ステム全体を通じて各ノードごとに全く同じ時間に生じるが、グロックデコーダ ６３と多数のノードの他の回路との間の変動により対応する信号間にタイミング 変動を招く、これらのタイミング変動は、一般に「クロックスキュー」として知 られている。

第４図は、データインターフェイス６１の好ましい実施例を示している。データ インターフェイス６１は、ノードバス６７の各ラインとシステムバス２５の各ラ インとの間に両方向性の高速インターフェイスを与えるための一時的な記憶回路 及びバス駆動回路の両方を含んでいる。第４図に示すように、データインターフ ェイス６１は、ノードバス６７からシステムバス２５への通信路を形成するため に記憶要素７０及び７２とシステムバスドライバ７４とを備えているのが好まし い、又、データインターフェイス６１は、システムバス２５からノードバス６７ への通信路を形成するために記憶要素８０及びノードバスドライバ８２も備えて いる。データインターフェイス６１の説明で用いたように、［記憶要素」という 用語は、一般に、透過ラッチやマスター／スレーブ記憶要素のような双安定性の 記憶装置を指すものであって、特定の手段を指すものではない、当業者であれば 、どの形式の記憶要素が適当であるか明らかであろう。

第４図に示すように、記憶要素７０は、その入力がノードバス６７からデータを 受け取るように接続されそしてその出力が記憶要素７２の入力に接続される。記 憶要素７２の出力は、システムバスドライバ７４の入力に接続され、そしてその 出力はシステムバス２５に接続される。記憶要素７０及び７２は、クロックデコ ーダ６３によって発生されたタイミング信号から導出されるノードバス制御信号 ７６及び７８によって各々制御される。記憶要素７０及び７２は、ノードバス６ ７がらシステムバス２５ヘデータをバイブライン動作するための２段の一時的な 記憶手段を形成する６種々の個数の記憶段を使用することもできる。

システムバスドライバ７４は、システムバスドライバイネーブル信号７９によっ て制御される。システムバスドライバイネーブル信号７９の状態により、システ ムバスドライバ７４の入力は、その出力に接続されて記憶要素７２の出力のデー タをシステムバス２５に転送するか、又はその出力からデカップルされる。シス テムバスドライブイネーブル信号７９がシステムバスドライバ７４の入力と出力 をデカップルするときには、システムバスドライバ７４がシステムバス２５に高 インピーダンスを与える。又、システムバスドライブイネーブル７９は、システ ムバス２５から受け取ったクロック信号と、ノードに特定の論理回路６５から受 け取った制御信号とに基づいてクロックデコーダ６３によって発生される。

記憶要素８０は、その入力端子がシステムバス２５に接続されそしてその出力端 子がノードバスドライバ８２の入力に接続される。ノードバスドライバ８２の出 力はノードバス６７に接続されて戻される。好ましくは、透過ラッチである記憶 要素８０は、クロックデコーダ６３によって発生されたタイミング信号から導出 されるシステムバス制御信号８５によって制御される。ノードバスドライブ信号 ８７は、システムバスドライブ信号７９がシステムバスドライバ７４を制御する のと同様にノードバスドライバ８２を制御する。従って、ノードバスドライバ信 号８７に応答して、ノードバスドライバ８２はその入力をその出力に接続するか その入力をその出力からデカップルし、ノードバス６７に高インピーダンスを与 える。

システムバス２５を経ていかにデータが転送されるかを説明するために、システ ムバスドライブイネーブル信号７９と制御信号８５との間の関係を理解すること が重要である。ここに示す実施例では、この関係が第３図に示されている。シス テムバスドライブイネーブル信号７９は、通常、バスサイクルの始めから終りま で導出される。新たなデータは、バスサイクルにおいてドライバ伝播及びバス安 定時間が経過した後のある時間にシステムバス２５から受け取られるようになる 。好ましい実施例においては、記憶要素８０は透過ラッチである。制御信号８５ は、クロックＣ４５と論理的に透過である。バスのタイミングは、制御信号８５ が否定される君子前にシステムバス２５のデータが受け取られるように確保する 。記憶要素８０は、制御信号８５を否定する前の少なくとも設定時間に安定して いて且つ制御信号８５を否定した後の保持時間中安定したま）であるバスデータ を記憶する。

ノードバス６７は、ノードに特定の論理回路６５とシステムバス２５との間でデ ータインターフェイス６１により両方向性のデータ転送を行なうことのできる非 常に高速度のデータバスであるのが好ましい、第２図に示されたノード６０の好 ましい実施例では、ノードバス６７は、システムバスインターフェイス６４とノ ードに特定の論理回路６５との間の点７点接続を形成する相互接続手段である。

然し乍ら、本発明によれば、このような点７点相互接続は必要とされない。

第５図は、システムバス２５に接続された中央アービタ２８の好ましい実施例を 示している。中央アービタ２８は、システムバス２５のためのクロック信号を発 生すると共に、システムバス２５上のノードに対するバスの所有者関係を許可す る。

中央アービタ２８は、仲裁回路９０と、クロック回路９５と、発振器９７とを備 えているのが好ましい０発振器９７は、基本的なりロック信号を発生する。クロ ック９５は、仲裁回路７１のタイミング信号と、システムバス２５上でタイミン グをとるための基本的なＴｉｍｅ　Ｈ，Ｔｉｍｅ　Ｌ及びＰｈａｓｅクロック信 号とを発生する。仲裁回路７１は、コマンダ及びレスポンダの要求信号を受け取 り、システムバス２５にアクセスしようとしているノード間の競合の仲裁を果た し、そしてコマンダ及びレスポンダの要求に対する上記待ち行列を維持する。又 、仲裁回路７１は、幾つかの制御信号をクロック９５へ供給する。

Ｂ、仲裁 本発明によれば、バスのノードの各々は、他のノードヘメッセージを転送するた めに、そのバスへのアクセス権を得ることができる。メツセージは、１つ又はそ れ以上のバスサイクルをとりつる。所定の時間でノードの任意のもの又は全てが バス２５にて転送を行ないたい場合がありうる０本発明においては、仲裁のため に使用されるバスサイクルは、データの転送のために使用されるバスサイクルと 並行して生じつる。

本発明におけるノードは、メツセージがそのノードからバスへ転送されるべきと きに、バス要求を発生するバス要求手段を含む、第６図に示した実施例では、Ｃ ＰＵノード３１及び入出力装置ノード５１の両者がシステム２０に含まれており 、システム２０は、また、複数のその他のノードを含む、１つの実施例では、Ｃ ＰＵノード３１は、そのノード特定ロジック６５内にコマンド発生器１１０を含 んでおいる。そして、入出力装置ノード５１は、そのノード特定ロジック内に応 答発生器１１２を含んでいる。

ノード３１又はノード５１が転送を行なう用意ができているときには、それらノ ードは、それらの各バス要求ラインにてアービタ２８ヘバス要求を出力せねばな らない０例えば、ＣＰＵノード３１がこのシステムにおける別のノードヘデータ を書き込む必要がある時には、コマンド発生器１１０は少なくとも２つの相続く バスサイクルにつ亘ってバス２５へのアクセスを要求するためバス要求（コマン ダ）を発生する。別の実施例では、入出力装置ノード５１が前に割込み要求を発 生しておりその他のノードによる割込み確認コマンドの転送に応答してそのノー ドによる割込み確認コマンドの転送に応答してそのノードへ割込みベクトルデー タを転送せねばならにとき、応答発生器１１２はバス要求（レスポンダ）を発生 する０割込みベクトルメツセージの場合、入出力ノード５１は、典型的には、単 一バスサイクルのみに亘ってバス２５へのアクセスを要求する。

好ましい実施例では、バス要求には、一対の専用ラインを使用してシステムの各 ノードからアービタ２８へ送られる。コマンダ要求ラインは、ノードが新しいト ランザクションを開始しているときにアクセスを要求するのにそのノードによっ て使用され、レスポンダ要求ラインは、読取りコマンド又は割込み確認コマンド がノードによって受信されて処理されるとき等において、データをコマンダへ戻 すのにそのノードによって使用される。好ましくは、レスポンダ要求は、コマン ダ要求より高い優先順位を有している。

前述したような実施例の場合第６図に示すように、ＣＰＵ３１はその専用コマン ダ要求ライン１０２にてバス要求を発生し、入出力装置５１は、その専用レスポ ンダ要求ライン１０８にてバス要求を発生する。前述したように、好ましい実施 例では各バスサイクルは６つのサブサイクルに分割されている。本実施例では、 アービタ２８は、第１Ｏ図に示されるように、各バスサイクルのサブサイクル６ 及び１の中、各ノードからのバス要求をサンプルする。第１０図において、矢印 の始点は、信号の概略サンプル時間を示しており、アクティベートされた信号の 存在は、その矢印の始点の電圧レベルによって決定される。

本発明によれば、メツセージを転送するのに１つより多いバスサイクルを必要と する各ノードに対して延長要求を発生し且つ続くバスサイクル中その延長要求を 維持する延長要求手段が設けられる。この実施例では、ＣＰＵ３１がコマンド発 生器１１０にて書込みコマンドを作り出すならば、そのコマンドは、データの転 送を完了するために多重のバスサイクルを必要とする。コマンドデータは初期サ イクル中に転送され、書込みデータは、続くサイクル中に転送される。初期アク セスサイクルは、システムバス駆動可能化信号７９が転送のためにアサートされ る第１のサイクルである。従って、延長要求発生器１１１は、コマンド発生器１ １０がコマンダ要求ライン１０２をアサートしている同じ時にライン１１８に延 長要求を出力し、データ転送が完了する最後のバスサイクルまでライン１１８に その延長要求を維持する。

本発明によれば、各ノードは、そのノードが送信側となるときである・初期アク セスサイクル中延長バスサイクル信号をアクティベートし且つそのノードに対す る延長要求が存在するときに続くバスサイクル中にアクティベートされた延長バ スサイクル信号を維持するために延長要求手段に結合された延長サイクル手段を 含んでいる。この実施例では、延長バスサイクル信号は、アービタ２８及びシス テム２ｏの各ノードに結合された延長バスサイクルライン１２０に出力される。

好ましくは、ＣＰＵ３１は、初期アク士スバスサイクル及びライン１１８に延長 要求が存在するときに続くバスサイクル中延長バスサイクル信号をアクティベー トする延長サイクル回路１２２をクロックデコーダ６３に含んでいる。

ノードは、もし延長バスサイクル信号が別のノードによって目下アクティベート されているか、又は条件付バス許可が受信されていなかった場合には、延長バス サイクル信号をアクティベートすることができない。第６図に示されるように、 ＣＰＵ３１における延長サイクル回路１２２は、延長要求発生器１１１によって 発生される延長要求を受ける。その時、その回路１２２は前述した２つの条件が 存在しないならば、延長バスサイクルライン１２０に延長バスサイクル信号をア クティベートする。

本発明による各ノードは、アービタから条件付バス許可を受け取り且つその他の ノードから延長バスサイクル信号を受ける受信手段を含む、それがアクティベー トされた状態にあるとき、その延長バスサイクル信号は、目下メツセージを送信 しているノードが次のバスサイクル中にそのメツセージを転送し続けることを指 示する。各ノードは、任意の１つのノードによってアクティベートされた延長バ スサイクル信号を受け取るため共通延長バスサイクルライン１２０に結合される 可能化回路１２４を含む、更に、本実施例ではクロックデコーダ６３に含まれる 各ノードに対する可能化回路１２４は、そのノードに対応する専用ポイント−ポ イント条件付バス許可ラインによってアービタ２８に結合されている。アービタ ２８は、それらの専用ラインの１つに沿って選択されたノードへ条件付バス許可 を送信する０例えば、条件付許可ライン１１４及び１１６は、それぞれＣＰＵ３ １及び入出力装置５１をアービタ２８に結合する。

所定のバスサイクル中、アービタ２８は、多数のノードからのバス要求を受け、 どの選択ノードがバスへのアクセスを条件付きで許可されているかを決定する。

第１０図に示した本実施例では、アービタ２８が、サブサイクル６（バスサイク ル１における）及びサブサイクル１　（バスサイクル２における）中にバス要求 をサンプルした後、アービタ２８は、選択されたノードへ条件付バス許可を送信 する０条件付バス許可は、第２のバスサイクルのサブサイクル６中に選択された ノードによってサンプルされる。もし第２のバスサイクル中遺択ノードによって サンプルされるとき延長バスサイクルライン１２０に延長バスサイクル信号がア クティベートされていないならば、そのノードは、送信側となり、そのメツセー ジを第３のバスサイクルの始めでシステムバス２５へ転送する。この例では、第 ２のサイクル中に選択されたノードは第３のサイクル中には送信側となり、従っ て、第３のバスサイクルは、その送信側に対して初期アクセスサイクルである。

もし、延長バスサイクル信号がライン１２０にてアクティベートされていて第２ のバスサイクルのサブサイクル４及び５中選択ノードの可能化回路１２４によっ てサンプルされるならば、選択ノードは、第２のサイクルのサブサイクル６中に 条件付バス許可を受けても、次のバスサイクル中バス２５へのアクセスをうるこ とができない。

本発明によれば、各ノードは、延長バスサイクル手段に結合され条件付バス許可 に応答して、前に送信側であった別のノードによって延長バスサイクル信号がア クティベートされていないときに選択ノードにシステムバス駆動可能化信号を発 生し且つ選択送信側ノードに対して延長バスサイクル信号がアクティベートされ ている間、そのシステムバス駆動可能化信号レベルを維持するバスアクセス手段 を含む、この実施例では、可能化回路１２４は、データインターフェイス回路６ １に含まれるように第４図に示されているドライバ７４に対してシステムバス駆 動可能化信号７９をアクティベートする。ドライバ７４がアクティベートされた システムバス駆動可能化信号７９によって可能化されるときに、メツセージがノ ードからシステムバス２５へ転送されうる。

延長バスサイクル信号をアクティベートする手段の好ましい例を第７図に示して いる０例示のため、タイミング信号以外１特にことわらない限り、すべての信号 はアクティベートさたとき低レベルであるとする。システムバス駆動可能化信号 ７９及び延長要求信号１１８は、共にアンドゲート１２６へ結合される。アンド ゲート１２６の出力は、記憶素子１２８に結合される。記憶素子１２８は、好ま しくは、Ｄタイプフリップフロップであるが、本明細書を通じてそうであるよう に、等価なロジック回路素子を代わりに使用することができる。従って、記憶素 子１２８は、ノードによって発生される延長要求が存在する時及びそのノードが 現在のバスサイクルに対してバス２５へのアクセスを得ていたときにのみ、セッ トされうる。

第７図において、記憶素子１２Ｂは、クロック信号ＣＩを使用して、各バスサイ クルのサブサイクルｌ中にセット又はリセットされる。記憶素子１２８の出力は 、ナントゲート１３２を可能化する。クロック信号ＣＩは、インバータ１３０の 出力へ結合されるナントゲート１３２をサブサイクル２がら６中に可能化するた めに、インバータ１３０への入力としても使用される。オープンドレインライン トライバ１３４は、延長バスサイクルライン１２０が低に駆動されるべきとき、 ナントゲート１３２のアクティブ出力によってターンオンされる。

クロックデコーダ６３に含まれた可能化回路１２４の好ましい例を第８図に示し ている。ライン１１４の条件付バス許可の受信に応答して、Ｄタイプフリップフ ロップの如き記憶素子１３６がセットされる。記憶素子１３６は、各バスサイク ルの第６のサブサイクルの始めでクロック信号Ｃ６１を使用してセット又はリセ ットされる。もしｊ延長バスサイクルライン１２０の延長バスサイクル信号がア クティベートされるならば、記憶素子１３８は、各バスサイクルの第４のサブサ イクルの始めでクロック信号Ｃ４５を使用してセットされる。記憶素子１３８の 出力は、アンドゲート１４０を可能化するのに使用される。

アンドゲート１４０は、各バスサイクルの第１のサブサイクルの始めでクロック 信号ＣＩ２によって可能化される。アンドゲート１４０の出力は、記憶素子１４ ２ヘデータをクロックするのに使用される。記憶素子１４２のデータ入力は、記 憶素子１３６を通して条件付バス許可ライン１１４に結合される。記憶素子１４ ２の出力は、延長バスサイクル回路１２２及びドライバ７４に結合されるシステ ムバス駆動可能化信号７９である。

もし、記憶素子１４２へのデータ入力が、アンドゲート１４０の出力のアクティ ベートされている間、アクティベートされているならば、システムバス駆動可能 化信号がアクティベートされる。

システムバス駆動可能化信号７９により、それがアクティベートされる仕方のた めに、ＣＰＵ３１は、条件付バス許可ライン１１４が７サートされ延長バスサイ クル信号１２０が７クテイベートさないときに、初期バスアクセスサイクル中バ ス２５へのアクセスを得ることが許される０例えば、第１０図に示されるように 、もし、ＣＰＵ３１が第１のバスサイクル中にバス要求を発生していたならば、 ＣＰＵ３１は、第１のバスサイクルのサブサイクル６の始めでライン１０２から アービタ２８ヘラツチされる。ＣＰＵ３１が最も高い優先順位の要求を発してい たならば、アービタ２８は、第２のバスサイクル中ＣＰＵ３１へ条件付バス許可 を送信し、ＣＰＵ３１は、ライン１１４の条件付バス許可を受けるため第２のバ スサイクルのサブサイクル６の始めで記憶素子１３６をクロックする。もし、第 ２のバスサイクルの第４及び第５のサブサイクル中にサンプルされるときライン １２０に延長バスサイクル信号がアクティベートされていないならば、記憶素子 １４２は、第３のバスサイクル中システムバス駆動可能化信号７９をアクティベ ートすることができる。従って、ＣＰＵ３１は、第３のバスサイクルの初めでバ ス２５へのアクセスを得る。

しかしながら、第２のバスサイクル中、別のノード、例えば、ノード５１によっ て延長バスサイクル信号がアクティベートされていたならば、システムバス駆動 可能化信号レベルは記憶素子１４２によってアクティベートされなかったであろ う。

もし、ライン１２０の延長バスサイクル信号が第２のバスサイクル中にアクティ ベートされたならば、アンドゲート１４０は、記憶素子１３８によって不能化さ れたであろう、従って、延長バスサイクル信号の７クテイベーシヨンは、ライン １１４の条件付許可の記憶素子１４２へ結合を抑制する。ＣＰＵ３１は、第２の バスサイクル中ライン１１４に条件付許可が存在していても、第３のバスサイク ル中バス２５へのアクセスを得ることができない。

可能化回路１２４により、ＣＰＵ３１はアービタ２８によってもはや選択されて おらず条件付許可信号をライン１１４に受けていないとしても、初期アクセスサ イクルに続く必要とされるバスサイクルの間パス駆動可能化信号レベルを維持す るようにされる。第６図に示されるように、ＣＰＵ３１が多重サイクル転送を行 なうために、１つより多いバスサイクル中バス２５へのアクセスを要求するとき 、延長要求が延長要求発生器１１１によってライン１１８にアサートされる。第 １０図に示すように、第３のバスサイクル中バスシステム駆動可能化信号７９が ＣＰＵ３１によってアサートされるならば、延長要求の存在により、延長サイク ル回路１２２が初期アクセス（第３の）バスサイクル中、延長バスサイクルライ ン１２０を駆動するようにさせられる。それ故に、第８図に示されるように、延 長バスサイクルライン１２０が第３のバスサイクルのサブサイクル４及び５中に サンプルされるとき、アントゲ−、ト１４０が不能化される。その結果として、 記憶素子１４２が条件付許可信号１１４へ結合されるとしても、記憶素子１４２ の内容は、延長バスサイクル信号のアクティベーシヨンのため更新されえない。

従って、ＣＰＵ３１は、第４のバスサイクルの始めで記憶素子１４２の内容を変 えない、これにより、記憶素子１４２は、続くバスサイクル中システムバス駆動 可能化信号レベルを維持するようにさせられる。そして、ノード３１は、バスサ イクル３及び４に多重サイクル書込み転送を行なうことができる。ノード３１は 、第１Ｏ図に示すように、延長要求発生器１１１が第４のバスサイクル中に延長 要求を発生するものを停止する後まで、バス２５の制御を放棄しない。

バス要求に応答してノードの選択された１つへ条件付バス許可を送信するためア ービタ手段が各ノードのバス要求手段に結合される。このような機能を行なうア ービタ２８の部分のブロック線図を第９図に示している。第６図及び第９図に示 すように、ＣＰＵ３１及び入出力装置５１の如きノードからのバス要求は、ライ ン１０２及び１０６の如き別々のコマンダ要求ライン及びライン１０４及び１０ ８の如き別々のレスポンダ要求ラインにて送られる。１つの好ましい実施例では 、１４までの別々のノードがシステム２０に含まれている。

第９図に示されるように、アービタ２８は、１４のコマンダ要求信号及び１４個 のレスポンダ要求信号を受けるための入力バッファ及びラッチ１４４を含む、第 １０図に示すように、バスサイクルのサブサイクル６で始まって、アービタ２８ は、２８のバス要求信号をサンプルして、それらバス要求をラッチ１４４に記憶 する。記憶されたデータは、ラッチ１４４から、各コマンダ又はレスポンダ要求 ラインにそれぞれ対応する２８の別々のラインを使用して、優先順位選択ロジッ ク１４６へ出力される。優先順位選択ロジック１４６は、優先順位エンコーダ１ ４８への５６の出力ラインを有しており、それらのうちの２つずつのラインが各 要求ラインに対応している。優先順位エンコーダから、各ノードにそれぞれ対応 する１４のラインのみがラッチ１５０に出力されている。ラッチ１５０は、また 、入力として延長バスサイクルライン１２０を受ける。ラッチ１５０は、各ノー ドにそれぞれ対応する１４の出力ラインを有し、これら出力ラインは、優先順位 ロジック１４６へ戻され、また出力バッファ１５２へ送られる。出力バッファ１ ５２は、ノードに結合された１４の条件付バス許可ラインへ結合される。

アービタ手段は、複数のノニドのうちの選択された１つを決定するラウントロピ ンアルゴリズムを実行する手段を含みうる。アービタ手段は、また、コマンダ要 求手段を発生しているノードをノードを選択ノードとして、決定するための手段 を含みつる。第９図に示したアービタでは、所定のバスサイクル中、入力バッフ ァ及びラッチ１４４からのラインは、前のバスサイクル中にバス要求が存在して いたコマンダ及びレスポンダ要求ラインに対応する信号レベルを含む。

第９図に示した素子は、仲裁機能を果たす、優先順位選択ロジック１４６及び優 先順位エンコーダ１４８は、仲裁キューとして作用し、選択ロジック１４６は、 １４の入来コマンダ要求及び１４の入来レスポンダ要求に対して、ラウントロピ ンアルゴリズムを実行するため各可能化された要求ラインについて２つの出力ラ インのうちの一方を選択する。

好ましい実施例ではレスポンダ要求のための２８のロケーションが第１のキュー を形成し、コマンダ要求のための２８のロケーションが第２のキューを形成する 。第１のキューに含まれたレスポンダバス要求は、コマンダバス要求より高い優 先順位を与えられる。１４のコマンダバス要求信号と１４のレスポンダバス要求 信号のみがアービタへ入力されるのであるが、各要求が２つの優先順位のうちの 一方へ割り当てられつるように、１４の要求の各セットに対して２つのキューの 各々に２８のロケーションがある。各キューに対する１４のロケーションの高い 優先順位アレイが先ず実行され、各キューの１４のロケーションの低い優先順位 アレイが最後に実行される。この実施例では、スタートアップ又は不作動の期間 から、すべてのバス要求は、優先順位選択ロジック出力ラインの低い優先順位ア レイでなく高い優先順位アレイに割り当てられている。

アクティブの期間中、優先順位選択ロジック１４６は、ラッチ１５０からロジッ ク１４６へ戻される１４のラインに基づいて各キュー（レスポンダ又はコマンダ ）内に２つの優先順位のどちらにて、各入来要求を置くかを決定する。アクティ ベートされた信号は、ラッチ１５０から戻される１４のラインのうちの１つにの み存在し、このラインは、前のバスサイクル中に条件付バス許可を受けていたノ ードに対応する。１つの好ましい実施例では、より高いＩＤ又はノード番号を有 するノードにより高い優先順位が与えられている。従って、条件付バス許可を受 けるために最初にノード１４が選択され、次に、ノード１３．１２等が選択され る。

ラッチ１５０からのフィードバックにより、優先順位選択ロジック１４６は条件 付バス許可が前に送信されていたノードのＩＤより大きいかそれに等しいＩＤを 有するノードからのすべてのバス要求を低い優先順位アレイへ入れるようにさせ られるので、ラウントロピンアルゴリズムが実施されつる。アクティブ要求を有 したすべてのノードにバス２５の許可がなされた後、高い優先順位アレイはすべ てのエントリが空となり、すべての要求は、高い優先順位アレイに戻される。こ のようなアルゴリズムにより、所定のキューにおけるすべてのノード、すなわち レスポンダ又はコマンダが、同じキューお他のノードの２回目のアクセスの取得 の前に、バスへのアクセスを得るようにさせられる。

優先順位エンコーダ１４８によって受信される５６のラインの入力信号のレベル により、次の条件付許可を受けるためどのノードが選択されているかが決定され る。１つの例では、優先順位選択ロジック１４６は、ノード２からのレスポンダ 要求を高い優先順位アレイに入れ、ノード１４からのレスポンダ要求を低い優先 順位アレイに入れ、ノード３からのコマンダ要求を高い優先順位アレイに入れ、 そして、ノード１３からのコマンダ要求を低い優先順位アレイに入れる。このバ スサイクル中、優先順位エンコーダ１４８は、このバスサイクル中に条件付許可 が送信されるノードに対応する１４の出力ラインの１つのみを選択する。この例 では、ノード２からのレスポンダ要求には、最も高い優先順位を与えられ、従っ て、ノード２に対応するラッチ１５０への入力ラインのみが可能化される。ノー ド２に対応するラッチ１５０がセットされ、選択ノード２へ条件付バス許可を伝 送するため対応する出力バッファ１５２を駆動する。

ラッチ１５０から優先順位選択ロジック１４６への１４のラインのフィードバッ クは、ノード２が条件付許可を受けるための最後のノードであったことを表すよ うに更新される。従って、優先順位選択ロジック１４６は、次のバスサイクル中 ノード２からのバス要求を低い優先順位アレイへ入れる。このようにして、ノー ド２又は１４以外の任意のノードからのレスポンダ要求は、次のバスサイクル中 、最も高い優先順位を有する。２又は１４以外のノードＩＤを有する１つより多 いレスポンダが次のサイクルに要求をなすならば、その時には、最も高いノード ＩＤを有するレスポンダが次のサイクル中量も高い優先順位を有する。コマンダ 要求は、レスポンダ要求が存在しないときにのみ、最も高い優先順位となる。

アービタは、又、延長バスサイクル信号の７クテイベートに応答して、延長バス サイクル信号がアクティベートされている間、前のバスサイクル中に条件付バス 許可が送信されていたノードと、選択ノードが同じままとなるようにする手段を 含みうる。第９図に示すように、延長バスサイクルライン１２０はラッチ１５０ に結合される。延長バスサイクル信号がバスサイクル中にアクティベートされる 時に、優先順位エンコーダ１４８からの出力は、ラッチ１５０ヘロードされ得な い、それ故にラッチ１５０の内容は、同じままで、条件付バス許可は続くバスサ イクルにて同じ選択されたノードへ伝送させられる。同様に、優先順位選択ロジ ック１４６へのフィードバックは同じままである。これにより、別のノードが多 重サイクル転送を実行していたためにバス２５へのアクセスを得ることができな がうたより低い優先順位アレイパノードが割り当てられないようにされる。

本発明の好ましい実施例では、延長バスサイクルライン１２０は、複数のノード の各々へのワイヤドオヮ接続を含む、従って、１つのノードが延長バスサイクル 信号をアクティベートするときはいつでも、その他のノードの各々がその延長バ スサイクル信号を受け、条件付許可を受けていたとしても、バスへのアクセスを 得ることがないようにされる。延長バスサイクルライン１２０は、オーブンドレ インラインであり、＋５ボルト電源に対して１２６オーム及びアースに対して５ ００オームから各々なる一対の抵抗性分割器でシステムのバックブレーンに終端 されている。これにより、＋４ボルトに結合された約５゜Ωのテプナ″ン等価終 端がなされる。延長バスサイクルラインは、また、約２０Ωの抵抗でドライバに て直列終端されていて、これにより、ピーク出力電流が減少され、従って電力及 びアースラインのノイズが減少され、ドライバ１３４（２Ωという低い出力抵抗 を有する）とバックブレーン（負荷に依存して代表的には２０〜５０Ωのインピ ーダンス）との間のインピーダンス整合がなされる。

本発明の好ましい実施例では、延長バスサイクル信号の使用についていくつかの ルールがある。延長バスサイクル信号は、多重サイクル転送を行なうためにのみ 使用される。延長バスサイクル信号は、多重トランザクションを開始されるのに コマンダには利用できない、延長バスサイクル信号をアクティベートしうる唯一 のノードは、バス２５に目下アクセスしているノードである。その延長バスサイ クルラインをアクティベートすることによって、目下バス２５にて目下送信側で あるノードは、そのバス要求信号の優先順位に関係なく、次のバスサイクルにお いてバスにて送信側であることを保証する。最後にどのノードも４つより多い続 くバスサイクルに亘って延長バスサイクル信号をアクティベートすることが許さ れないの好ましい。

本発明の結果として、付加的なバックブレーンビンを必要とせずに、仲裁及びシ ステムバスサイクル時間を短くすることが出来る０本発明の仲裁方法において、 中央アーとりは、特定のノードを選択し、条件付許可を発する。その許可は、よ りすばやく発せられる。何故ならば、それは、バスへのアクセスが次のバスサイ クル中に実際に別のノードへ移されるがいなかの最終決定がなされる前に、送信 されるからである。各ノードは、中央アービタからの条件付許可によりそのノー ドが送信側となるようにさせられるかどうかを決定するために延長バスサイクル 信号をチェックするロジックを含む、あるノードが送信側となると、すぐに、そ のロジックは、そのノードが多重サイクル転送を実行しているときにバスへのア クセスを維持するために延長バスサイクル信号をアクティベートするようにさせ る。こうして、本発明によれば、現在の送信側が多重サイクル転送を完了するま では、その他のノードがバスへのアクセスを得ないようにすさせられる。

本発明の範囲又は精神から逸脱せずに、本発明の仲裁方法に種々な変形態様がな されうろことは当事者には明らがである。

従って、本発明は、請求の範囲内に入る本発明の変形態様をカバーせんとするも のである。

Claims (6)

【特許請求の範囲】
1. １．複数のその他のノードに結合されていて、１つ又はそれ以上のサイクル中に メッセージの転送を許すバスに結合されるノードにおいて、 メッセージが前記ノードから前記バスへ転送されるべきときにバス要求を発生す るバス要求手段と、前記ノードがメッセージを転送するのに１つより多いバスサ イクルを必要とするときに前記ノードに対する延長要求を発生し・続くバスサイ クル中前記延長要求を維持する延長要求手段と、 前記延長要求手段に結合され前記ノードが送信側になるとき初期アクセスサイク ル中に前記ノードに対する延長バスサイクル信号をアクティベートし且つ前記ノ ードが送信側である続くバスサイクル中にアクティベートされた状態に維持する 延長サイクル手段とを備えており、前記延長バスサイクル信号のアクティベーシ ョン及び維持は前記ノードに対する延長要求が存在するときに生じ、 更に、前記延長バスサイクル手段に結合され前記バス要求に応答して受信される 条件付バス許可に応答して、他のノードから受信される延長バスサイクル信号が アクティベートされていないときに前記ノードにステムバス駆動可能化信号レベ ルを発生し且つ前記ノードに対する延長バスサイクル信号がアクティベートされ ている間前記システムバス駆動可能化信号を維持するバスアクセス手段を備える ことを特徴とするノード。
2. ２．前記バスアクセス手段は、初期アクセスサイクル中にシステムバス駆動可能 化信号レベルを発生する第１の回路と、前記延長バスサイクル信号がアクティベ ートされている間システムバス駆動可能化信号レベルを延長する第２の回路とを 含む請求の範囲１項記載のシステム。
3. ３．前記延長要求手段は、全メッセージを転送するためのバスへの充分なアクセ スをノードが保証されるまで延長要求を維持する手段を含む請求の範囲第１項記 載のノード。
4. ４．前記ノードは、バスサイクルの最後のサイクル中にメッセージの転送を完了 し、延長要求を維持する前記手段は、最後のバスサイクルの前のバスサイクルま で延長要求を維持する手段を含む請求の範囲第３項記載のノード。
5. ５．前記延長要求手段は、初期アクセスサイクル中延長要求を発生する手段を含 む請求の範囲第１項記載のノード。
6. ６．１つ又はそれ以上のバスサイクル中にメッセージを転送するためノードによ るバスのアクセスを得る方法において、メッセージが前記ノードから前記バスへ 転送されるべきときに前記ノード対するバス要求を発生し、別のノードからのア クティベートされた延長バスサイクル信号がないときに条件付バス許可に応答し て初期アクセスサイクル中にシステムバス駆動可能化信号を発生し、メッセージ を転送するのに１つより多いサイクルを必要とするときに前記ノードに対する延 長要求を発生し、且つ続くバスサイクル中前記延長要求を維持し、 前記ノードに対する延長要求が存在するとき初期アクセスサイクル中前記ノード に対する延長バスサイクル信号をアクテイベートし、 前記延長要求が存在するとき前記ノードに対して続くバスサイクル中前記アクテ ィベートされた延長バスサイクル信号を維持し、 前記ノードに対する延長バスサイクル信号がアクティベートされるとき初期アク セスサイクルに続くバスサイクル中前記ノードに対する前記システムバス駆動可 能化信号レベルを維持することを特徴とする方法。