JPH01501968A - ３状態回路試験能力を備えたコンピュータ援用プローブ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるため要約のデータは記録されません。

Description

【発明の詳細な説明】 発明の名称：３状態回路試験能力を備えたコンピュータ援用プローブ 凡１２と迂Ｉ− この発明は電子回路試験装置に関し、特にデジタル回路とアナログ回路と同様に ３状態回路を検査するためのコンピュータ援用プローブに関する。

来　の　単な嘗 １９８３年１１月４日に出願されかつ現在の譲受人に譲受けられた同時係属中の 特許出願筒５４８．６１２号には電子回路の試験を容易にするためにコンピュー タ援用プローブが開示されている。

簡単にいえば、従来技術のｉ置は、少くとも１つの電流駆動部に対する供給電圧 を調整することにより作動し、この装置の出力は電流パルスを供給する。電流駆 動部の入力は、パルスに応答して飽和する。供給電圧の調整はデジタルデータレ ジスタとこのデジタルデータレジスタに応答するデジタル−アナログコンバータ により行う。デジタルデータレジスタは注入電流の望ましい電圧レベルをデジタ ルで記憶するためのものである。

電流駆動部への供給に使われる同じ！！準電圧が、電圧比較器のフィードバック ループ用のしきい値電圧を得るのに使われる。この電圧比較器フィードバックル ープは、試験しようとする回路のインピーダンスにしたがって注入パルスの幅を 制御する。

２重電流注入型電流駆動部は、ｆＩ４Ｐｊ！的には試験回路の低および高論理レ ベルである２つの興なる基準電圧レベルにおいて注入しようとする電流パルスを 与えるのに使用される。こうして従来技術のｉｉ＊は、いずれの形式の論理を使 用している試験回路にも使え、はぼ等しい論理レベルを用いるＴＴＬや０ＭＯ８ のような論理系統群に限定されない。

従来技術のプローブは、誤りのある集積回路の診断に最も有用であることが判っ ているが、いまや能力を上げることにかかつている。

−の　の この発明のコンピュータ援用プローブは、上述の従来技術を改良したもので、追 加的な能力を含んでいる。この発明は３状態論理のうちの高インピーダンス状態 を検出するための３状態回路を含んでいる。この発明のプローブは高速（５０ｍ Ｈｚ）で作動でき、２１ｉＬきい値検出回路を組込んでおり、この検出回路は中 間領域の検出を行う。プローブは、トグル信号が回路の結合点にあるかどうかを 決定するために回路の結合点の素早い検査をすると同様にパルスを検出すること ができる。

この改良によって、回路が５０ｍＨｚのような高データ率で作動したときに、誤 りをさらに正確に検出できる。プローブは集ＷＡ＠路の結合点を損傷することな く集積回路の結合点と直接接続して配置できる。

この発明を利用するときに、±３０ボルトの入力に対して１００ミリボルト以内 の正確さで２重しきい値データレベルを検出できることが判明している。さらに パルスは２０ナノ秒以上のパルス幅であるときに検出可能である。

この発明は、ある結合点でトグル動作が生じるかどうか、すなわち通常のデジタ ル信号の両輪層レベルが結合点で現れるかどうかを決定するために、高速検査回 路を含む。さらに深く試験することにより、もしトグル動作のタイミングを決定 する必要があるときは、メモリが基準信号に対するある結合点での信号スイッチ ングの比較を行うことができるメモリが設けられる。プローブから得られた試験 データの比較のすべては、中央処理装置ｔ　（ＣＰＵ）で成される。

の　−な この発明の上述の目的と利点は添付図面と合せて考えることによりさらに明確に 理解される。

第１図は従来の発明の実施例を示す系の斜視図である。

第２図はこの発明のブロック図である。

第３図は３状！！回路のブロック図である。

第４図は２１ｉしきい値検出器の論理図である。

の　な この発明を成す改良されたプローブ回路の説明の前に、第１図を参照すると上述 の同時係属中の出願のプローブ系が示されている。

従来技術の発明を含んでいる回路検査系の主構成要素が第１図に示されている。

プログラマブルコンピュータＡ。

典型的にはマイクロコンピュータが、リボンケーブルＢで示すようにインターフ ェースユニットＣと連絡されている図示のように、コンピュータＡはキーボード 入力部りとビデオデスプレーＥを含み、インターフェースユニットＣは７０−ブ ケーブルＨと１のための接続部ＦとＧＩＢよび並列形リボンケーブルＪを含んで いる。ケーブルＨと１は手持ち用のプローブにとしにそれぞれつながれている。

そして並列形ケーブルＪはエツジカードプラグＭで終っている。

試験しようとする印刷回路カードＮは、典型的には多数の集積回路チップ０を含 んでいる。標準プラグは、回路カードＮを使用する親装置にある対応のカード受 けへ便利に挿入したりはずしたり（試験では系の強化あるいは修Ｍ）できるよう にするためのものである。図示のようにカードＮは所定の試験信号の伝送のため にプラグＭにつながれて、カードＮはケーブルＪを通して応答する。

エツジカードの入力導体に対する所定の試験信号の付与およびエツジカードの出 力導体上で検出された応答の解析はコンピュータＡにより制御される。このため 、カードＮの特種な回路に対応するコンピュータＡのプログラムは、所定試験信 号と関連する応答解析論理を適切に収めていなければならない。このようなプロ グラムの一部は、既知の良品回路に対する試験信号を適用して応答を記録するこ とにより、得ることができる。コンピュータＡの７０グラムでのもう１つの考え 方としては、インターフェースユニットＣのハードウェアと互換性をもたせるこ とである。インターフェースユニットＣがデータバッファ、タイミング論理、電 圧供給源などを含み、それぞれケーブルＪの適切な導体と関連をもたせることで ＭｌｉＥＷｌのシュミレーション操作を行うようにすることは、当業者は認識す るだろう。

プローブにとＬはそれぞれ先端部を有し、この先端部は、系を使用する者により 回路チップＯの個々のピンに位置決めすることができる大きさである。所定の試 験処理では、これらのブＯ−ブはエツジプラグに直接つながれていない回路カー ドＮ上の結合点や枝路に近ずけることができ、障害のあるチップを正確に区別す る。各′プローブの構成と関連の回路は、各種の回路カードに適合するようにし た一般化された試験処理を可能にするものである。

ここでこの発明について考えると、基本ブロック図が第、　、２図に示されてい る。第２因ではプローブ１０がいくつかの外部接続形付属回路と接続されている のが示されていて、これらの付ｊｉ！口路がこの発明の改善目標を達成するので ある。

プ０−７１０は、試験において回路の結合点や枝路と接触するための金属先端部 １２を有する。ブＯ−ブ１ｏの出力は通常のフィルタ１４に入力され、プローブ 出力の波形整形を行う。この整形は、プローブ信号処理におけるノイズによる悪 影響をへらすのである。フィルタを通った出力はそれからバッファ１６に記憶さ れ、そしてバッファから読出すときに、フィルタを通った出力は２重しきい値検 出器１８により２つのしきい値の検出が行われるのである。

２ｏと２２における高、低入力基準信号を検出器１８にそれぞれ与えることによ り２つのしきい値の検出が行われる。

２重しきい値検出回路が含まれているので、プローブ出力のパルスを与えること により、あらかじめ設定された高と低の参照用スイッチングレベルの間に生じる 処理しようとする中間領域の検出ができる。検出器１８の作動を以下にさらに詳 しく説明する。

プローブ出力信号が２重しきい値検出をいったん行われると、いくつかの選択が 可能である。信号はメモリ２４に記憶されて、時間を基準にして予想した試験応 答と比較される。実際の比較は中央Ｊ１１理装置（ＣＰＬＩ）が行い、中央処理 装置はデータバス２８によりメモリ２４の出力につながれている。

フリップフロップ回路３２はパルス検出器として機能し、２重しきい値検出器１ ８の出力につながれている。フリップフロップ回路３２は、２重しきい値検出器 １８の出力４２のパルスの立上りと立下りのときにトリガする。予想信号形状あ るいは原形信号形状とあとで比較するために、７９７７７０７７回路３２の出力 は、ライン２６を介して直接メモリ２４につなげることができる。メモリ２４は あるいは、代わりに７９７７７０７７回路３２の出力をレジスタ３４に与えるよ うにする。レジスタ３４は高速検出機能を果たし、この検出機能は、試験中の回 路の接触結合点が２道信号となっているかどうかを系に簡軍に判断させるのであ る。たとえば、もしある接触結合点がＭＩＩｉしていたら、レジスタ３４はフリ ップフロップ回路３２からトリガ信号を出ざない。これにより障害のある結合点 を示すのである。

第４図を参照すると、２重しきい値検出器１８がさらに詳細に示されている。基 本的に、検出器は２つのコンパレータ１８ａと１８ｂから構成されている。第１ コンパレータ１８ａの負極３９は電圧基準（ＲＥＦ−Ｈｌ）として働く直流レベ ルにつながれていはる。第２コンパレータ１８ｂは、この負極４１を有し、負極 ４１は入力リード４０に生じる低基準直流レベル（ＲＥＦ−ＬＯＷ）につながれ ている。入力高基準レベルおよび入力低基準レベルは、プログラマブルデュアル デジタル−アナログ（Ｄ／Ａ　＞コンバータ（第２図）を使用することによりプ ログラム可能である。このコンバータはコンピュータからのデジタル信号に基い て基準信号を供給する。典型的には、高基単信号および低基準信号がプローブの 予想信号レベルを分類するようにプログラムされている。これにより、もしプロ ーブの信号が２つの基準間にあると、２１Ｌきい値検出回路が連続的に切換ねり 、中間領域の検出ができる。このことはさらに第４図で明確になる。第４図では 、プローブからのバッファ信号が、入力ライン３６を介して対応のコンパレータ １８ａと１８ｂの並列につながれた陽極４４と４６に尋がれる。もし入力ライン ３６の信号レベルが入力ライン３８と４０の基準高電圧および基準低電圧の間に あれば、２ｍしきい値検出器の回路出力４２ａか４２ｂに信号が発生する。

３つの状態を試験中に回路で検査すべきであるとき、３状態回路３０（第２図） はプローブと協働するように駆動される。３状態回路の詳しい図が第３図に示し である。ブＯグラム可能な高レベルと低レベルの直流基準電圧はプログラマブル デジタル−アナログＤ／Ａコンバータ４８と５０によりライン５２と５４におい て発生する。コンバータ４８と５０は、第２図と関連して説明した２重しきい値 検出器１８のコンバータと同じものである。１対の同じ抵抗５６．５８はそれぞ れ高！！準電圧および低基準電圧を送り、１対の抵抗５６．５８は並列経路にお いて直流レベルとなっている。プローブに３状態の作動をさせるときには、３状 態の制御信号をＣＰＵから制御ランノ６８を介して発生させる。　＆ｌＪ御ラビ ライン極リレースイッチ、そして対応する接点６４．６６を閉じる。接点がとじ ると、抵抗５６゜５８の電圧はライン６０と６２を介してプ０−７１０に並列に 加えられてつながる。実施例によると、基準高直流レベルおよび基準低直流レベ ルがそれぞれ２ポルトと１ボルトである場合には、出カブローブ電圧は１．５ボ ルトである。３状態回路３０は基準直流レベルを適切値にプログラムすることに より簡単に変えられる。適切値は抵抗５６と５８を介して並列に加えられたあと に所望の先端部電圧を与えるのである。

試験中の回路の試験しようとする３状態の結合点のために、順に、金属のプロー ブ先端部１２がその３状態結合点と接触する。そして結合点では３状！！（高イ ンピーダンス開成回路）が瑣れ、その結合点と接触したあとの先端部電圧はイン ピーダンスがかかつているので減少しようとはせずに同じになっている。このこ とは、積極的な３状態の試験を意味するのである。そのような試験中、２！しき い値検出器１８は、プローブ先端部の３状態試験電圧を通すようにプログラムさ れており、先端部電圧はメモリ２４に記憶される。ＣＰＵはデータバス２８を介 して記憶情報をヤリとりし、これにより結合点の３状態試験が首尾よく終える。

この発明は図示されかつ説明された構造の実際の詳細な部分に限定されないこと を理解すべきであり、当業者が自明な変形例を想到するであろう。

Ｆ／θ４ 国際調査報告

Claims (1)

1. 【特許請求の範囲】 我々が請求するのは： １．入力（３６）と、高基準入力（２０）および低基準入力（２２）とを有する ２重しきい値検出器（１８）と、回路検査ポイントに接触するための先端部（１ ２）を有するプローブ手段（１０）と、 プローブ手段に検出器信号入力をつなぐ手段（１４，１６）と、 検出器の高基準入力および低基準入力にアナログの高基準信号および低基準信号 を発生する第１のプログラム可能な手段と、 検出器（１８）の出力につながれて、高基準値および低基準値間のプローブ信号 レベルの検出を示す検出器からくる出力信号を記憶するためのメモリ手段（２４ ）と、を備えるコンピュータ援用プローブ絹。 ２．検出器の出力（４２）にのながれ、回路検査ポイントが通常の２進信号を生 じていることを示す検出器の出力において連続して交番するパルスに応答してト グル信号を発生するためのトリガ手段（３２）をともなう請求項１に記載の構造 。 ３．検出器（１８）は並列にのながれた信号入力（４４，４６）を有する第１と 第２コンパレータ（１８ａ，１８ｂ）を備え、各コンパレータの第２入力は対応 の高基準入力およひ低基準入力がつながれている請求項１に記載の構造。 ４．回路検出ポイントの３状態作動を検出するための回路（３０）をともない、 この回路は、 アナログの高（４８）の基準信号および低（５４）の基準信号を発生するための 追加のプログラム可能な手段と、高基準信号および低の基準信号に直列に対して おのむのつながれた抵抗手段（５６，５８）と、先端部にむいてプログラム可能 な電圧を発生するためにプローブ先端部（１２）に並列に抵抗手段をつなげるス イッチ手段（６４，６６）と、を備え、 先端電圧は、先端が３状態条件で作動している回路検査ポイントと接触するとき に実質的に一定になる請求項２に記載の構造。 ５．入力（３６）と、高基準入力（２０）および低基準入力（２２）とを有する ２重しきい値検出器（１８）と、回路捜査ポイントに接触するための先端部（１ ２）を有するプローブ手段（１０）と、 プローブ手段に検出器の信号入力をつなぐ手段（１４．１６）と、 検出器の高基準入力および低冬準入力用のアナログの高基準信号および抵基準信 号を発生する第１のプログラム可能な手段と、 検出器（１８）の出力につながれて、高基準値およひ低基準値間のプローブ信号 レベルの検出を示す検出器からくる出力信号を記憶するためのメモリ手段（２４ ）と、を備え、 回路検出ポイントの３状態の作動をチェックする回路（３０）は、 アナログの高（４８）基準信号および低（５４）の基準信号を発生するための追 加のプログラム可能な手段と、高基準信号および低基準信号に直列にむのむのつ ながった抵抗手段（５６，５８）と、 先端部にむいてプログラム可能な電圧を発生するためにプローブ先端部（１２） に対して並列に抵抗手段をつなげるスイッチ手段（６４．６６）と、を備え、先 端電圧は、先端部が３状態条件で作働している回路検査ポイントと接触するとき に実質的に一定になり、検出器出力（４２）につながれ、回路検査ポイントが通 常の２進信号を生じていることを表す検出器の出力にむいて連続して交番するパ ルスに応答してトグル信号を発生するためのトリガ手段（３２）をともなうコン ピュータ援用網。 ６．検出器（１８）は、並列につながれた信号入力（４４．４６）を有する第１ と第２コンパレータ（１８ａ，１８ｂ）を備え、名コンパレータ第２入力には、 対応の高基準入力および低基準入力がつながれている請求項５に記載の構造。