JPH0147050B2 - - Google Patents

Description

【発明の詳細な説明】

［発明の目的］ （産業上の利用分野） 本発明は、パルス計数回路に係り、特に複数の
パルス信号を１組の計数処理手段により時分割処
理するパルス計数回路に関する。 （従来の技術） 従来、パルス計数回路の用途として次のような
種類がある。 パルス計数値がある一定値に達したかを求め
るもの。 パルス計数値がある一定値に達したらクリア
して再び計数を開始しこれを繰り返すもの。 一定期間中のパルス数の積算値を求めるも
の。 複数のパルス信号を同一のゲート制御のもと
で計数し、あるいはカウンタの計数値が予じめ
設定した比較値に達する期間中の他のカウンタ
の計数値を求め、２つのパルス信号間の計数比
を算出するもの等、種々のものがある。 （発明が解決しようとする課題） しかし、これらの用途に対して従来は、各々各
カウンタ毎に比較器、比較値設定器および比較一
致検出回路を備え、の用途のものにはさらに繰
り返しのための回路、の用途のものには一定期
間カウントする別のカウンタを設けるなどのハー
ドウエアが必要である。またの用途のものには
複数のカウンタの制御を行うための構成すなわち
同一のゲート制御信号を入れる回路又は一つのカ
ウンタの比較検出時点で、他のカウンタのゲート
制御信号を制御するための回路などのハードウエ
アが必要である。この場合パルス入力数が増すに
従つてハードウエアが複雑になる。 また、パルス計数回路の計数値を計算機に入力
して種々の制御を行なう際に、パルス入力数が増
すにつれこれら計算機のソフトウエアの負担も大
きくなる。また、複数のパルス信号の計数値を比
較する際に、ソフトウエアによる処理時間の遅
れ、およびゲート制御信号入力回路の遅れ等によ
る計数値の誤差が発生しやすい。 本発明は上述の事情に鑑みてなされたもので、
ハードウエアの大幅削減が可能で、計算機のソフ
トウエアの負担も少なく、ソフトウエアによる処
理遅れおよびゲート制御信号入力回路の遅れ等に
よる計数値の誤差が少なくなるパルス計数回路を
提供することを目的とする。 ［発明の構成］ （課題を解決するための手段と作用） 上記の目的を達成するために、本発明のパルス
計数回路は次のように構成する。 (1) 第１図に示すように、各チヤンネル毎にパル
ス信号が入力され、複数チヤンネルのパルス入
力状態を一定のホールド周期で保持し、ホール
ド周期内に各チヤンネルのパルス入力状態をシ
リアルに読み出す入力処理手段６０と、パルス
入力状態が読み出される度に該パルス入力状態
に応じて予め定められた制御モードを決定する
制御モード決定手段１２ａと、制御モードに応
じてインクリメントされる計数手段１８と、各
チヤンネル別に計数値が格納されるメモリ１７
と、制御モードが決定される度に該チヤンネル
のメモリ１７の内容を計数手段にプリセツト
し、該制御モードに応じて計数手段１８の値を
インクリメントし、元のメモリに格納する計数
制御手段１２ｂを設け、複数チヤンネルのパル
ス計数を計数手段１８を用いて時分割処理する
ように構成する。 (2) 更に、第２図に示すように、 各チヤンネルに対応して比較モードが設定さ
れパルス入力状態の読み出しに同期して該当チ
ヤンネルの比較モードが読み出される比較モー
ド設定手段４０を設ける共に制御モード決定手
段１２ａは、パルス入力状態および比較モード
に応じて予め定められた制御モードを決定する
ようにし、更に各チヤンネル別に設定値が格納
される設定メモリ１７ｂを設ける共に、計数制
御手段１２ｂは該制御モードに応じて計数手段
１８と設定メモリ１７ｂの内容を比較し、一致
したときは計数値をクリアし、不一致のときは
何も行なわないようにし、複数チヤンネルのパ
ルス計数を１つの計数処理手段で行なうと共に
比較モードに設定されたチヤンネルの計数値を
設定値に達したとき計数値をクリアするように
構成する。 (3) 更に、第３図に示すように入力処理手段６０
は、パルス信号とゲート信号の一組を１チヤン
ネルの入力信号とし、複数チヤンネルの入力状
態を一定のホールド周期で保持し、ホールド周
期内に各チヤンネルの入力状態をシリアルに読
み出すようにすると共に更に各チヤンネル毎に
連動モードが設定され入力状態の読み出しに同
期して当該チヤンネルの連動モードが読み出さ
れる連動モード設定手段５０を設ける共に、制
御モード決定手段１２ａは入力状態、比較モー
ドおよび連動モードに応じて予め定められた制
御モードを決定するようにし、連動モードに設
定されたチヤンネルの入力状態を前チヤンネル
のゲート信号に連動させると共に、前チヤンネ
ルの比較一致信号により自チヤンネルの計数値
を設定メモリ（第２のメモリ）１７ｂに格納す
るように構成する。 （実施例） 以下、本発明の実施例について説明するが、始
めに本発明のパルス計数回路に用いるパルス入力
処理の基本的な考え方について第４図、第５図を
用いて説明する。第４図において、１はパルス信
号PLSが入力される度にその出力であるパルス検
出信号LP１の論理値を反転するパルス検出手段、
２および３はホールドパルスHLDのタイミング
でパルス検出信号LP１およびゲート信号GAをそ
れぞれ保持し、パルス検出信号LP２およびゲー
ト制御信号FGとして出力するメモリ、４および
５は前回のホールドパルスHLDで保持されたパ
ルス検出信号LP３およびゲート制御信号LG２を
それぞれ記憶保持し、今回のホールドパルス
HLDで新たに保持されたパルス検出信号LP２お
よびゲート制御信号FGをそれぞれ比較し変化が
あつたとき、それぞれ所定の論理値のパルス入力
状態信号FPおよびゲート変化信号FGGを出力す
る信号変化検出手段である。以下、ゲート信号
FGとゲート変化信号FGGを総称してゲート状態
信号とし、パルス入力状態信号とゲート状態信号
を総称して入力状態信号とする。 以上のような構成において、パルス検出手段１
はパルス信号の立上りか又は立下りの時点で出力
を反転させる。また、ゲート信号GAはパルス信
号の計数の開始と停止を制御するための信号であ
る。ホールドパルスHLDはパルス信号PLSの周
期より短い一定の周期で外部から与えられ、これ
によりパルス検出信号LP１の論理値はホールド
パルスHLDの一周期内に唯１回の変化を許容す
ることになる。従つて、パルス信号PLSの入力が
あつたとき、その直後のホールドパルスHLDに
より保持されたメモリ２の論理値（LP２）は必
ず反転し信号変化検出手段４はこの変化を検出し
て所定の論理値（第４図の場合は“１”）のパル
ス入力状態信号FPを出力する。 この信号FPはホールドパルスHLDの周期の間
維持されるので、その周期内に外部装置で信号
FPをチエツクし、計数処理を行なうことが可能
となる。また、ゲート信号GAも同時に記憶し、
その変化も検出しているので、所定のゲート期間
のパルス計数処理を行なうことも可能である。 なお、第４図において、IC１〜IC５は外部ク
ロツク同期型のJKフリツプフロツプ、IC６，IC
７は排他的論理和回路、IC８は論理値を反転す
るインバータである。 IC１の入力端子Ｊ，Ｋには電源電圧VCCが印
加されており、クロツク端子CPにパルス信号
PLSが入力される度にその出力信号LP１の論理
値が反転する。IC２〜IC５のクロツク端子CPに
はそれぞれホールドパルスHLDが入力されてい
る。 第４図の構成において、パルス信号PLSが入力
された場合の動作態様を第５図のタイムチヤート
に示す。ホールドパルスHLDはパルス信号PLS
の予定された最短周期より短い一定の周期で入力
される。パルス信号PLSはホールドパルスHLD
とは無関係に独立した信号としてIC１に入力さ
れ、各パルスＰ１〜Ｐ７の立下り時点で出力信号
LP１を反転させている。 ここで、ホールドパルスHLDの発生時刻t0と
t1の間でLP１が反転すると、時刻t1でIC２の出
力信号LP２が反転し、時刻t2でIC３の出力信号
LP３が同様に反転する。従つて、IC６の出力信
号FPは時刻t1とt2の期間中（すなわち、ホール
ドパルスHLDの周期間）“１”の論理値を出力す
る。 以下、同様にして信号LP１が反転する度に信
号FPは“１”の論理値で出力され、パルス信号
PLSの各パルスＰ１〜Ｐ７に対応したＰ１〜Ｐ７
のパルス入力状態信号FPを得ることができる。 また、ゲート信号GAの変化はホールドパルス
HLDにより時刻t0でIC３の出力信号FGとして保
持され、時刻t1でIC５の出力信号LG２として伝
達される。これにより、IC７の出力信号FGGは
t0とt1の期間中“１”の論理値を出力する。 従つて、これらの入力状態信号FP，FG，FGG
によりパルス信号PLSとゲート信号GAの入力状
態を完全に把握することが可能となり、ホールド
パルスHLDに同期して動作する外部装置でこれ
らの信号をチエツクすることによりパルス計数処
理することが可能となる。 第６図は、上述したパルス入力処理の基本的な
考え方に基づき本発明のパルス計数回路に適用す
る入力処理手段６０の基本構成を示すものであ
る。この入力処理手段６０は複数のパルス信号を
並列的に検出し、ホールドパルスHLDの周期内
でシリアル処理することを可能としたものであ
る。すなわち、パルス信号とゲート信号を対とし
た複数チヤンネルの入力点を有し、各チヤンネル
にパルス検出手段１Ａ，１Ｂ，１Ｃを備え、それ
らのパルス検出信号および各チヤンネルのゲート
信号をホールドパルスHLDにより同時に保持し
た後、パラレルに入力し、ホールドパルスHLD
の周期内にシフトパルスCP３により順次シリア
ルに読み出す第１のシフトレジスタ２Ａおよび第
２のシフトレジスタ３Ａを設けている。シフトレ
ジスタ２Ａおよび３Ａからシリアルに読み出され
たパルス検出信号およびゲート制御信号はシフト
レジスタ４Ａおよび５Ａに順次書き込まれると同
時に前回のホールドパルスHLDで書き込まれた
パルス検出信号およびゲート制御信号がシフトレ
ジスタ４Ａおよび５Ａから順次読み出される。信
号変化検出手段４Ｂおよび５Ｂは前回と今回のパ
ルス検出信号およびゲート制御信号をそれぞれ比
較し、変化があつたとき所定の論理値のパルス入
力状態信号FPおよびゲート変化信号FGGを出力
する。 これらの信号FP，FGGおよび必要ならば今回
のホールドパルスHLDで保持されたゲート制御
信号FGの各入力状態が、シフトパルスCP３で読
み出される度に該入力状態に応じて制御モードを
決定するとともに、シフトパルスCP３の周期内
で、該制御モードに応じて計数処理することによ
り、複数のパルス信号を並列的に検出し、直列的
に計数処理することが可能となる。 以下、本発明によるパルス計数回路の具体的な
実施例について第７図を参照して説明する。図で
は８チヤンネルのパルス信号を計数処理する回路
が示されているが、これに限定されるものではな
い。第７図において、入力処理手段６０は前述し
た第６図の基本構成に基づくものであり、受信し
た各パルス信号はパルス検出手段１を経由してパ
ルス検出信号Ｑ１〜Ｑ８に変換され、PFレジス
タ２に入力され、各ゲート信号Ｇ１〜Ｇ８はその
ままGFシフトレジスタ３に入力される。これら
の信号Ｑ１〜Ｑ８，Ｇ１〜Ｇ８はタイミング発生
回路１２からのホールドパルスHLDにより同時
に保持される。そして、次のホールドパルス
HLDが入力されるまでに８チヤンネルの保持デ
ータがタイミング発生回路１２からのシフトパル
スCP３のタイミングで１ビツトづつシフトアウ
トされる。 シフトアウトされたパルス検出信号Ｑ１〜Ｑ８
はPBシフトレジスタ４へ入力され、又シフトア
ウトされたゲート信号Ｇ１〜Ｇ８はＧゲート回路
６を介してGBシフトレジスタ５へ入力される。
シフトレジスタ４，５にはシフトパルスCP３が
加えられており、このタイミングにより入力値が
順次書き込まれると同時に前回の記憶値が１ビツ
トずつシフトアウトされる。排他的論理和回路７
にはシフトレジスタ２の出力とシフトレジスタ４
の出力信号が入力され、パルス検出信号Ｑ１〜Ｑ
８の論理値に変化があつたとき“１”、なかつた
ときは“０”のパルス入力状態信号FPを出力す
る。排他的論理和回路８にはＧゲート回路６の出
力であるゲート制御信号FGとシフトレジスタ５
の出力信号が入力され、ゲート制御信号FGに変
化があつたときは“１”、変化がないときは“０”
のゲート変化信号FGGを出力する。 比較モード設定スイツチSW１１〜SW１８お
よび連動モード設定スイツチSW２１〜SW２８
は、各チヤンネル毎に比較モードおよび連動モー
ドを設定するためのもので、前述と同様にホール
ドパルスHLDによりMDシフトレジスタ１０お
よびＬシフトレジスタ１１に書き込まれ、シフト
パルスCP３に同期して比較モード信号FMDおよ
び連動モード信号FMLが各１ビツトずつシリア
ルに読み出される。 Ｇゲート回路６は第８図の詳細回路図に示すよ
うに連動モード信号FMLが“０”のとき、GFシ
フトレジスタ３の出力がそのままゲート制御信号
FGとして伝達される。また、連動モード信号
FMLが“１”のとき現在のチヤンネルより１つ
前のチヤンネルのゲート制御信号FG１がシフト
レジスタ５から読み出され、ゲート制御信号FG
として伝達される。但し、この場合、前チヤンネ
ルの比較結果信号CF１が（不一致）“０”を条件
とする。若し、比較結果信号CF１が（一致）
“１”ならばゲート制御信号FGを“０”とする。
比較結果CF１はCBシフトレジスタ２２から読み
出されるが、これについては後述する。タイミン
グ発生回路１２の内部には、制御モード決定手段
１２ａと計数制御手段１２ｂを有し、上記各信号
FP，FG，FGG，FMD，FML，FCFの状態に応
じて制御モード決定手段１２ａは予め定められた
制御モードを決定し、計数制御手段１２ｂはその
制御モードに応じて計数手段（カウンタ）１８と
メモリ１７を時分割処理する。以下、その時分割
処理について説明する。 タイミング発生回路１２には発振回路１３のク
ロツクパルスが入力され、これを分周して前述の
シフトパルスCP３とホールドパルスHLDが生成
される。ホールドパルスHLDで同時に記憶され
た各チヤンネルの信号は、第９図に示すようにホ
ールド周期TH内にシフトパルスCP３により８
チヤンネル分が順次シリアルに読み出される。シ
フトパルスCP３は同時にスキヤンカウンタ１５
の値を更新し、アドレスセレクタ１６を介してメ
モリ１７の該当チヤンネルのアドレス範囲を順次
指定する。 なお、アドレスセレクタ１６は常時スキヤンカ
ウンタ１５のアドレス信号が選択されており、外
部計算機がメモリ１７の内容を読み出すときのみ
バススケジユール回路１４の外部指定アドレス信
号PADRが選択され、STP信号により後述する
タイムスロツトの処理を一時中止し、指定された
チヤンネルの計数値が入出力ゲート２０に読み出
される。シフトパルスCP３によりチヤンネル１
〜８のデータが読み出される度にタイミング発生
回路１２の制御モード決定手段１２ａは第１０図
に示す制御モードＭ０〜Ｍ７のいずれかを決定す
る。第１０図において、×印は“１”でも“０”
でもよく制御モードの決定に無関係であることを
示す。 タイミング発生回路１２は第９図に示すように
シフトパルスCP３の周期Tcを更に６つのタイム
スロツトに分割し、第１１図に示すように各制御
モードＭ０〜Ｍ７毎に予め定められたタイムスロ
ツトの処理を実行する。なお、第１１図において
NOPとあるのはNO―Operationの略で、制御パ
ルスの発生を禁止して何も処理しないことを意味
している。第１０図に示すようにゲート制御信号
FGとゲート変化信号FGGが共に“０”ならば制
御モードはＭ０となる。また、ゲート制御信号
FGが“１”であつてもパルス入力状態信号FPと
ゲート変化信号FGGが“０”で連動モード信号
FMLが“１”ならば、制御モードはＭ０が選択
される。同様にゲート変化信号FGGが“１”で
もパルス入力状態信号FP、ゲート制御信号FG、
連動モード信号FMLが“０”ならばやはり制御
モードはＭ０となる。 制御モードはＭ０のとき第１１図に示すように
タイムスロツト１〜５では何も制御せず、タイム
スロツト６でシフトパルスCP３を出力してスキ
ヤンカウンタ１５をインクリメントすると同時に
クリアパルスCLRを出力してカウンタ１８の内
容をクリアする。 第９図は第５チヤンネルの読み出しデータによ
り制御モードＭ６が選択された例である。以下、
制御モードＭ６の場合の各タイムスロツトにおけ
る処理について詳述する。 ・ タイムスロツト１ ロードパルスLDを発生
し、メモリ１７の該当チヤンネル（スキヤンカ
ウンタ１５により５チヤンネルのアドレスが指
定される）の計数メモリから前回の計数値をロ
ーカルデータバス上に読み出してカウンタ１８
にプリセツトする。 ・ タイムスロツト２ インクリメントパルス
CP１を発生してカウンタ１８の値をインクリ
メントする。 ・ タイムスロツト３ アドレス信号ADRを
“１”としてメモリ１７の該当チヤンネルの設
定メモリの設定値をローカルデータバス上に読
み出した後、比較検出パルスCP２を発生して
カウンタ１８の計数値と設定値との比較結果
CFを比較器１９から出力させる。 なお、アドレス信号ADRはスキヤンカウン
タ１５を上位アドレスとして下位アドレスを指
定するものである。本実施例では１ビツトなの
で、各チヤンネル毎い計数メモリと設定メモリ
の２つのメモリアドレスが指定できる。 ・ タイムスロツト４ NOPで何も制御せずア
ドレス信号ADRを“０”に戻す。 ・ タイムスロツト５ 読み出し信号CTENを
“１”にしてカウンタ１８の計数値をローカル
バス上に読み出し、書き込み信号WTPにより
メモリ１７の計数メモリの内容を更新する。 ・ タイムスロツト６ 読み出し信号CTENを
“０”に戻してシフトパルスCP３とカウンタ１
８のクリアパルスCLRを出力し、次のチヤン
ネルの計数処理に備える。以上、制御モードＭ
６について述べたが、他の制御モードの場合も
第１１図に従つて制御される。 比較モード設定スイツチSW１１〜SW１８の
任意チヤンネルがオンに設定されると、該チヤン
ネルの計数値が設定値に達したときクリアされ
る。すなわち、該チヤンネルの入力状態信号が読
み出されたとき比較モード信号FMDは“１”で
読み出される。このとき、CBシフトレジスタ２
２から比較一致信号FCFが“１”で読み出され、
ゲートが開いている（FG＝１，FGG＝０）と第
１０図から制御モードＭ５が決定される。但し、
連動モードは設定されていない（FML＝０）も
のとする。 制御モードＭ５の場合、第１１図のようにタイ
ムスロツト１，２で何もせず（前回の計数値がカ
ウンタ１８にプリセツトされず、インクリメント
もされない）。タイムスロツト３で比較検出パル
スCP２によりCBシフトレジスタ２２に“０”
（不一致）が書き込まれ、タイムスロツト５でカ
ウンタの値（０）が計数メモリに書き込まれクリ
アされる。なお、第８図に示すようにCBシフト
レジスタ２２にはFML＝０の場合、比較器１９
の比較結果CFが比較一致検出回路２１を介し比
較一致信号COINとしてそのまま書き込まれる。
また、連動モード信号FML＝０の場合、GFシフ
トレジスタ３からのシフトアウトデータが、その
ままGBシフトレジスタ５へ入力され、該チヤン
ネルの計数は独立して動作する。 連動モード設定スイツチSW２１〜SW２８の
任意のチヤンネルがオンに設定されるとそのチヤ
ンネルのゲート制御は、その１つ前のチヤンネル
のゲート信号に連動して行うことができる。連動
モード信号FML＝１の場合、該チヤンネルのゲ
ート信号Ｇ１〜Ｇ８は、“０”に設定され、第８
図に示すようにCBシフトレジスタ２２の１ビツ
ト目の出力CF１と、GBシフトレジスタ５の１ビ
ツト目の出力FG１の論理積がゲート制御信号FG
となつてGBシフトレジスタ５へ入力される。す
なわち、CF１とFG１は１つ前のチヤンネルの比
較結果信号とゲート制御信号であり、CF１が
“０”ならば該チヤンネルのゲート制御信号FGは
前チヤンネルのゲート制御信号FG１がそのまま
伝達される。しかし、前チヤンネルの比較結果信
号CF１が“１”の場合連動モードを指定した当
該チヤンネルのゲート制御信号FGは０となり計
数動作を停止する。 当該チヤンネルに続く次のチヤンネルも連動モ
ードに設定されている場合、FG１が“０”とな
つてゲート制御信号FGは０となり、次のチヤン
ネルも計数動作を停止する。以下同様に連動モー
ドに設定された後続チヤンネルのゲート制御信号
FGはマスターに決めたチヤンネルの計数の動作
状態に従うことになる。 マスターチヤンネルが再度０から計数をはじめ
る場合は、前回の計数値と設定値の比較一致信号
FCFが“１”となり、これにより続くスレーブ
のチヤンネルのゲート制御信号FGは比較結果信
号CF１＝“１”により“０”となる。マスターチ
ヤンネルは比較一致を検出すると、次のホールド
周期で計数値が“０”にリセツトされ、続くスレ
ーブチヤンネルのゲート制御信号FGはGBシフト
レジスタ５の１ビツト目の出力FG１が“１”で
あるため、“１”つまり“オン”状態に戻り、計
数を開始することになる。 連動モードに設定された場合にとり得る制御モ
ードは第１０図のFML＝１の条件からＭ０，Ｍ
２，Ｍ３，Ｍ４のケースとなり、いずれのケース
も比較モード信号FMDの影響を受けない。従つ
て、連動モードが設定されたチヤンネルは連動モ
ードが優先し、比較モード設定は意味をなさず無
効となる。制御モードＭ２，Ｍ３のタイムスロツ
ト４はカウンタ１８の計数値をメモリ１７の設定
メモリに書き込む処理を行なう。 本実施例の計数処理は比較モードと連動モード
の組合せにより第１表に示す４種の動作モードが
あり、以下これらの動作例について説明する。

【表】 動作モード１ このモードはパルス計数を独立して行なうの
で、任意チヤンネルで設定することができ、第１
２図はＪチヤンネルが計数動作モード１の計数処
理を行なつている例である。 今、ホールドパルスｈ１で保持されたＪチヤン
ネルのデータがシフトパルスCP３によつて入力
処理手段６０から読み出されたとき入力状態信号
FP，FG，FGGがすべて“０”なので第１０図か
ら制御モードＭ０が決定され、第１１図の制御モ
ードＭ０に従つてタイムスロツト６でカウンタ１
８をクリアする。計数メモリはクリアされないの
で、直前の計数値を保持している。 次のホールドパルスｈ２までの間にゲート信号
が“１”になると、ｈ２で保持されたデータから
入力状態信号FP，FG，FGGは“０”，“１”，
“１”と変化し、制御モードはＭ１となり、タイ
ムスロツト５で計数メモリの内容がカウンタ１８
の内容に書き変えられる。カウンタ１８は前チヤ
ンネルのタイムスロツト６でクリアされているの
で、結局計数メモリはクリアされる。次のホール
ドパルスｈ３までの間にパルス信号Ｊ１が入力さ
れるとｈ３で保持されたデータから入力状態信号
FP，FG，FGGは“１”，“１”，“０”となり、制
御モードＭ６の処理が行われる。制御モードＭ６
の処理は、第９図を用いてすでに詳述している。
この処理により計数メモリの内容は０から１へと
１つ増加する。次に、ホールド周期に１個づつの
パルス信号Ｊ２，Ｊ３が入力されると、ホールド
パルスｈ４，ｈ５の保持データによる制御モード
もＭ６となり、計数値のインクリメント処理が２
回行われ、計数メモリの内容は３となる。 ホールドパルスｈ５からｈ６までの間にパルス
信号が入力されないと、ｈ６の保持データによる
制御モードはＭ７となり、タイムスロツト２は
NOPで計数メモリの内容はインクリメントされ
ず、元の値が格納される。以下、同様にしてパル
ス信号Ｊ４〜Ｊ７が入力される度に制御モードＭ
６の処理が行われ、計数メモリの内容は７とな
る。ホールドパルスｈ１１とホールドパルスｈ１
２の間にゲート信号が“０”になり計数処理は行
われない。ホールドパルスｈ１２の保持データに
よる制御モードはＭ０となる。ホールドパルスｈ
１２とホールドパルスｈ１３の間にパルス信号Ｊ
８が入力されているが、ホールドパルスｈ１３の
保持データによる制御モードはＭ０となるので計
数されず、無視される。ホールドパルスｈ１５の
保持データでゲート信号が“１”になつたことを
検出すると、制御モードがＭ１となり、計数値が
クリアされ、新たにパルス計数を開始する。 計数動作モード２ このモードもパルス計数処理を独立して行なう
ので、任意チヤンネルで設定することができ、第
１２図のＫチヤンネルが計数動作がモード２で処
理している例である。 Ｊチヤンネルは前述のように計数動作するが、
Ｋチヤンネルはこれと並列的に計数動作モード２
で別のパルス信号を計数処理する。Ｋチヤンネル
はゲート信号が入力されると、制御モードＭ１が
決定されそれまでの計数値をクリアし、パルス信
号Ｋ１〜Ｋ７が入力される度に制御モードＭ６が
決定され、Ｊチヤンネルと同様に計数値がインク
リメントされる。制御モードＭ６では設定メモリ
の設定値とカウンタ１８の内容（計数値）が比較
され、これが一致すると、CBシフトレジスタ２
２に比較結果CFが書き込まれる。そして、次の
ホールド周期で比較一致信号FCFとして読み出
される。この比較一致信号FCFが“１”にると、
制御モードＭ５が決定され、計数メモリの内容は
クリアされ、再度零から計数を開始する。第１２
図は設定メモリの設定値＝４の例である。 なお、第１２図は理解を容易にするため、Ｊ，
ｋチヤンネルのホールドパルスｈによる保持デー
タの読み出し期間をホールド周期と同じにして表
現したが、実際には第９図に示すシフトパルス
CP３の周期Tcの期間だけ読み出され、その読み
出しタイミングが各チヤンネル毎にTcだけずれ
てシリアルに時分割処理される。 計数動作モード３ 第１３図は任意の（Ｌ―１）チヤンネルが前述
の計数動作モード２，それに続くＬチヤンネルが
計数動作モード３で計数処理を行なつている例で
ある。この場合（Ｌ―１）チヤンネルは、第１２
図のＫチヤンネルと同様の計数処理を行なうが、
Ｌチヤンネルは連動モード信号FML＝“１”に設
定されるので、前（Ｌ―１）チヤンネルをマスタ
ーとしそのゲート信号に連動して計数処理が行わ
れる。すなわち、Ｌチヤンネルのゲート信号を閉
じたまま（“０”の状態）にしておくと、（Ｌ―
１）チヤンネルのゲート信号によりＬチヤンネル
のゲート制御信号FGが制御される。また、計数
動作モード３は、比較すべき対象（設定値）は自
チヤンネルに持たず、（Ｌ―１）チヤンネルの比
較一致信号FCFで行われる。（Ｌ―１）チヤンネ
ルのゲート制御信号FGが“１”になると、Ｌチ
ヤンネルのゲート制御信号FGも“１”になり、
Ｌチヤンネルはパルス信号Ｌ１〜Ｌ５が入力され
る度に次のホールド周期で入力状態信号FP，
FG，FGGが“１”，“１”，“０”となり、制御モ
ードＭ４が決定される。制御モードＭ４のタイム
スロツト１，２，５，６では制御モードＭ６と同
様の処理が行われ、計数メモリの計数値がインク
リメントされる。（Ｌ―１）チヤンネルも該チヤ
ンネルのパルス信号Ｌ１′〜Ｌ５′を計数し、該チ
ヤンネルの設定値（図では４の場合を示す）に達
すると、計数値をクリアして比較結果CFを出力
し、再び零から計数を開始する。ホールドパルス
ｈ７の保持データにおいて（Ｌ―１）チヤンネル
の比較結果CFが“１”になると、続いて読み出
されるＬチヤンネルのゲート制御信号FGはＧゲ
ート回路６の機能により“０”となり、比較一致
信号COINは比較一致検出回路２１の機能によ
り、“１”となる。次のホールドパルスｈ８によ
るデータがこの状態を示している。図はｈ８の直
前にパルス信号が入力され、パルス入力状態信号
FP＝“１”となり制御モードＭ２が決定された例
である。もし、パルス信号Ｌ５が入力されなけれ
ば、信号FP＝“０”となり、制御モードＭ３とな
る。制御モードＭ２のタイムスロツト１，２では
制御モードＭ６と同様の処理が行われ、カウンタ
１８をインクリメントする。その後タイムスロツ
ト４でカウンタ１８の計数値がＬチヤンネルに割
当てられた設定メモリに書き込まれ、この値は次
の制御モードがＭ２かＭ３になるまで保持され
る。 次のホールドパルスｈ９で制御モードＭ１とな
り計数メモリをクリアし、再びパルス信号Ｌ６〜
Ｌ８を計数する。（Ｌ―１）チヤンネルのゲート
信号が“０”になると、ホールドパルスｈ１３で
保持されたＬチヤンネルのデータが読み出された
とき、GBシフトレジスタ５の信号FG１が“０”
となりゲート制御信号FGは“０”となりゲート
変化信号FGGは“１”となる。これにより制御
モードはＭ３となり、タイムスロツト４でそれま
での計数値で設定値メモリの内容が更新される。
このように計数動作モード３における計数結果は
設定値メモリに記憶保持される。これにより、外
部計算機から何時でも計数値の読み出しが可能と
なる。 計数動作モード４ 第１４図は任意の（Ｌ―１）チヤンネルが計数
動作モード１、それに続くＭチヤンネルが計数動
作モード４で計数処理を行なつている例である。
この場合の（Ｌ―１）チヤンネルは第１２図のＪ
チヤンネルと同様の計数処理を行なう。制御モー
ドＭ６，Ｍ７のタイムスロツト３では常にカウン
タ１８の計数値と設定メモリの設定値の比較が行
われ、後続のＬチヤンネルが連動モードに設定さ
れた場合に対応可能になつている。Ｌチヤンネル
は連動モード信号FML＝“１”なのでゲート信号
を“０”の状態のままにしておけば、（Ｌ―１）
チヤンネルのゲート信号によつて計数動作モード
３と同様に制御される。しかし、（Ｌ―１）チヤ
ンネルが計数動作モード１なので、比較結果CF
が１回しか発生しない。第１４図は（Ｌ―１）チ
ヤンネルの設定値＝４でホールドパルスパルスｈ
７の保持データで比較結果CF＝“１”となつた例
であり、次のホールドパルスｈ８でＬチヤンネル
は制御モードＭ２により設定メモリにカウンタ１
８の値が書き込まれ、この値はゲート信号が
“０”になるまで保持される。 本実施例のパルス計数回路によれば、比較モー
ドに設定することにより計数値が設定値に達する
度にクリアされ、繰返して計数を行なうことがで
きる。また、連動モードに設定することにより上
位チヤンネルから下位チヤンネルへ上位チヤンネ
ルの計数条件を連動させることが可能となり、同
一期間中の複数チヤンネルの計数を正確に行なう
ことがきチヤンネル間の計数値相間誤差のない並
列動作を保証することができる。この連動モード
により、連動運転される電動機（例えば圧延機）
の相対的な回転速度を容易に正確に検出すること
が可能となる。 ［発明の効果］ 以上述べたように、本発明のパルス計数回路に
よれば、多数のパルス信号を計数処理手段で時分
割で処理するので、ハードウエアの大幅な削減が
可能である。さらに、各チヤンネルの計数条件を
モード設定手段により簡単に設定することがで
き、これを応用する上で容易さがある。また、計
算機のソフトウエアの負担も少なく、ソフトウエ
アによる処理遅れおよびゲート信号の遅れ等によ
る計数誤差の少ないパルス計数回路を提供するこ
とができる。

【図面の簡単な説明】

第１図〜第３図は本発明のパルス計数回路の構
成図、第４図は本発明に用いられるパルス入力処
理の基本的な考え方を説明するための図、第５図
は第４図の動作を説明するためのタイムチヤー
ト、第６図は本発明のパルス計数回路に用いられ
る入力処理手段の基本構成図、第７図は本発明の
パルス計数回路の具体的な実施例を示す回路図、
第８図は第７図の一部の詳細回路図、第９図は本
発明のパルス計数回路の動作を説明するためのタ
イムチヤート、第１０図は第７図のタイミング発
生回路１２で用いる制御モード決定の一例を示す
図、第１１図は上記制御モードに応じてタイミン
グ発生回路１２が行なう処理内容を示す図、第１
２図〜第１４図は各動作モードにおける動作態様
を説明するためのタイムチヤートである。 １２ａ…制御モード決定手段、１２ｂ…計数制
御手段、１７…メモリ、１８…計数手段、１９…
比較手段、４０…比較モード設定手段、５０…連
動モード設定手段、６０…入力処理手段。ADR
…アドレス信号、CF…比較結果、CF１…比較結
果信号、CLR…クリアパルス、COIN…比較一致
信号、CP１…インクリメントパルス、CP２…比
較検出パルス、CP３…シフトパルス、CTEN…
読み出し信号、FCF…比較一致信号、FG…ゲー
ト制御信号、FGG…ゲート変化信号、FG１…ゲ
ート制御信号、FMD…比較モード信号、FML…
連動モード信号、FP…パルス入力状態信号、GA
…ゲート信号、HLD…ホールドパルス、LD…ロ
ードパルス、LG２…ゲート検出信号、LP１〜
LP３…パルス検出信号、PADR…外部指定アド
レス信号、PLS…パルス信号、WTP…書き込み
信号。

Claims (1)

1. 【特許請求の範囲】 １ 各チヤンネル毎にパルス信号が入力され、複
   数チヤンネルのパルス入力状態を一定のホールド
   周期で保持し、ホールド周期内に各チヤンネルの
   パルス入力状態をシリアルに読み出す入力処理手
   段６０と、 パルス入力状態が読み出される度に該パルス入
   力状態に応じて予め定められた制御モードを決定
   する制御モード決定手段１２ａと、 制御モードに応じてインクリメントされる計数
   手段（１８）と、 各チヤンネル別に計数値が格納されるメモリ１
   ７と、 制御モードが決定される度に該チヤンネルのメ
   モリの内容を計数手段にプリセツトし、該制御モ
   ードに応じて計数手段の値をインクリメントし、
   元のメモリに格納する計数制御手段１２ｂを設
   け、 複数チヤンネルのパルス計数を時分割処理する
   ことを特徴とするパルス計数回路。 ２ 各チヤンネル毎にパルス信号が入力され、複
   数チヤンネルのパルス入力状態を一定のホールド
   周期で保持し、ホールド周期内に各チヤンネルの
   パルス入力状態をシリアルに読み出す入力処理手
   段６０と、 各チヤンネルに対応して比較モードが設定され
   パルス入力状態の読み出しに同期して該当チヤン
   ネルの比較モードが読み出される比較モード設定
   手段４０と、 パルス入力状態および比較モードに応じて予め
   定められた制御モードを決定する制御モード決定
   手段１２ａと、 制御モードに応じてインクリメントされる計数
   手段１８と、 各チヤンネル別に計数値が格納される計数メモ
   リ１７ａと、 各チヤンネル別に設定値が格納される設定メモ
   リ１７ｂと、 制御モードが決定される度に該チヤンネルの計
   数メモリの内容を計数手段にプリセツトし、該制
   御モードに応じて計数手段の内容をインクリメン
   トし、該制御モードに応じて計数手段と設定メモ
   リの内容を比較し、一致のときは計数値をクリア
   し、不一致のときは何も行なわず、計数手段の内
   容を元の計数メモリに格納する計数制御手段１２
   ｂを設け、 複数チヤンネルのパルス計数を１つの計数処理
   手段で行なうと共に比較モードに設定されたチヤ
   ンネルの計数値が設定値に達したとき計数値をク
   リアすることを特徴ととするパルス計数回路。 ３ パルス信号とゲート信号の一組を１チヤンネ
   ルの入力信号とし、複数チヤンネルの入力状態を
   一定のホールド周期で保持し、ホールド周期内に
   各チヤンネルの入力状態をシリアルに読み出す入
   力処理手段６０と、 各チヤンネル毎に比較モードが設定され入力状
   態の読み出しに同期して当該チヤンネルの比較モ
   ードが読み出される比較モード設定手段４０と、 各チヤンネル毎に連動モードが設定され入力状
   態の読み出しに同期して当該チヤンネルの連動モ
   ードが読み出される連動モード設定手段５０と、 入力状態、比較モードおよび連動モードに応じ
   て予め定められた制御モードを決定する制御モー
   ド設定手段１２ａと、 制御モードに応じてインクリメントされる計数
   手段１８と、 各チヤンネル別に計数値が格納される第１のメ
   モリ１７ａと、 各チヤンネル別の比較モードが設定されたとき
   該チヤンネル別に設定値が格納される第２のメモ
   リ１７ｂと、 制御モードが決定される度に該チヤンネルの第
   １のメモリの内容を計数手段にプリセツトし、該
   制御モードに応じて計数手段の内容をインクリメ
   ントし、該制御モードに応じて計数手段と第２の
   メモリの内容を比較して比較一致信号を出力さ
   せ、計数手段の内容を元の第１のメモリに格納し
   た後クリアする計数制御手段１２ｂを設け、 複数チヤンネルのパルス計数を１つの計数処理
   手段で行なう共に、比較モードに設定されたチヤ
   ンネルの計数値が設定値に達したとき計数値をク
   リアし、連動モードに設定されたチヤンネルの入
   力状態を前チヤンネルのゲート信号に連動させる
   と共に、前チヤンネルの比較一致信号により自チ
   ヤンネルの計数値を第２のメモリに格納すること
   を特徴とするパルス計数回路。