JPH0147047B2 - - Google Patents
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- JPH0147047B2 JPH0147047B2 JP54008954A JP895479A JPH0147047B2 JP H0147047 B2 JPH0147047 B2 JP H0147047B2 JP 54008954 A JP54008954 A JP 54008954A JP 895479 A JP895479 A JP 895479A JP H0147047 B2 JPH0147047 B2 JP H0147047B2
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- 230000001419 dependent effect Effects 0.000 description 2
- 230000002542 deteriorative effect Effects 0.000 description 1
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
- H03F3/34—DC amplifiers in which all stages are DC-coupled
- H03F3/343—DC amplifiers in which all stages are DC-coupled with semiconductor devices only
- H03F3/345—DC amplifiers in which all stages are DC-coupled with semiconductor devices only with field-effect devices
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Description
【発明の詳細な説明】
本発明は電流源回路に関し、特に電界効果トラ
ンジスタ（FET）で構成されるモノリシツク集
積回路に好適な電流源回路に関するものである。
ンジスタ（FET）で構成されるモノリシツク集
積回路に好適な電流源回路に関するものである。
第１、第２図に従つて、従来の電流反転に用い
る電流ミラー回路を説明する。
る電流ミラー回路を説明する。
第１図ではFETQaのソースはFETQbのソース
と共に電源端子Vccへ接続され、又ゲート及びド
レインは共に入力電流源I1を通つて接地端子へ接
続されている。又、FETQbのゲートは、FETQa
のゲート・ドレイン共通接続点Ｂへ接続され、該
FETQbはFETQaのゲート・ソース間電圧でバイ
アスされ、この電流ミラー回路の出力Ａは
FETQbのドレインより取り出される。また、入
力電流源I1の接続点Ｂの電位は電源Vccより
FETQaのゲート・ソース間電圧降下で決まる。
一方、FETQbのドレインが接続された反転電流
出力端子Ａの電位は、電源の変動及びＡ点に接続
する事の出来る負荷の変動により大きく変動し、
よつてFETQa及びFETQbのソース・ドレイン間
電圧差が増大し、FETの限られた出力コンダク
タンスのため、入力電流源電流と、反転出力電流
I2の整合性を劣化させるという欠点があつた。
と共に電源端子Vccへ接続され、又ゲート及びド
レインは共に入力電流源I1を通つて接地端子へ接
続されている。又、FETQbのゲートは、FETQa
のゲート・ドレイン共通接続点Ｂへ接続され、該
FETQbはFETQaのゲート・ソース間電圧でバイ
アスされ、この電流ミラー回路の出力Ａは
FETQbのドレインより取り出される。また、入
力電流源I1の接続点Ｂの電位は電源Vccより
FETQaのゲート・ソース間電圧降下で決まる。
一方、FETQbのドレインが接続された反転電流
出力端子Ａの電位は、電源の変動及びＡ点に接続
する事の出来る負荷の変動により大きく変動し、
よつてFETQa及びFETQbのソース・ドレイン間
電圧差が増大し、FETの限られた出力コンダク
タンスのため、入力電流源電流と、反転出力電流
I2の整合性を劣化させるという欠点があつた。
この整合性を改善した回路例を本発明者は昭和
53年特許願第44502号「電流反転回路」にて提案
している。この回路例を第２図に示す。ここでは
ソースを電源Vccに接続し、ゲートとドレインと
を共通接続したFETQaと、このFETQaのドレイ
ンに一端が点Ｂで接続し、他端が接地電位に接続
した電流源I1と、ソースが電源Vccに接続し、ゲ
ートがFETQaのゲートに接続したFETQbと、こ
のFETQbのドレインにソースが点Ｃで接続し、
ドレインが反転電流I2の出力端子Ａに接続した
FETQcと、正転入力端子＋が点Ｂに接続し、反
転入力端子−が点Ｃに接続され、出力１１が
FETQcのゲートに接続された差動増幅器１０と
によつて電流反転回路が構成される。この差動増
幅器１０の出力からFETQcを通り、増幅器１０
の反転入力端子−へ接続された負帰還ループによ
り、点Ｃの電位は点Ｂの電位と一致し、FETQa
とFETQbのソース・ドレイン電圧の整合性は著
しく良くなり、又、反転電流の出力端子Ａに接続
される負荷の変動及び電源変動に対してもこの整
合性は保たれる。
53年特許願第44502号「電流反転回路」にて提案
している。この回路例を第２図に示す。ここでは
ソースを電源Vccに接続し、ゲートとドレインと
を共通接続したFETQaと、このFETQaのドレイ
ンに一端が点Ｂで接続し、他端が接地電位に接続
した電流源I1と、ソースが電源Vccに接続し、ゲ
ートがFETQaのゲートに接続したFETQbと、こ
のFETQbのドレインにソースが点Ｃで接続し、
ドレインが反転電流I2の出力端子Ａに接続した
FETQcと、正転入力端子＋が点Ｂに接続し、反
転入力端子−が点Ｃに接続され、出力１１が
FETQcのゲートに接続された差動増幅器１０と
によつて電流反転回路が構成される。この差動増
幅器１０の出力からFETQcを通り、増幅器１０
の反転入力端子−へ接続された負帰還ループによ
り、点Ｃの電位は点Ｂの電位と一致し、FETQa
とFETQbのソース・ドレイン電圧の整合性は著
しく良くなり、又、反転電流の出力端子Ａに接続
される負荷の変動及び電源変動に対してもこの整
合性は保たれる。
この改善された従来例の電流反転回路、いわゆ
る電流ミラー回路は第１図に示した例と同様、別
の欠点を有する事が判明した。すなわち信号電流
I1（入力電流）が広いダイナミツクレンヂにわた
つて変化する場合に上記FETQa，Qbのスレシユ
ホールド電圧差を原因として入力電流I1出力電流
I2比の線形性が保てなくなる。２乗特性を有する
FETの飽和領域での電流式は ID＝β／２（VGS−VTh）2 で与えられている。ここでβは素子の形状等で決
まる定数であり、VThはスレシユホールド電圧で
あり、VGSはゲート・ソース間電圧であり、Idは
ドレイン電流である。
る電流ミラー回路は第１図に示した例と同様、別
の欠点を有する事が判明した。すなわち信号電流
I1（入力電流）が広いダイナミツクレンヂにわた
つて変化する場合に上記FETQa，Qbのスレシユ
ホールド電圧差を原因として入力電流I1出力電流
I2比の線形性が保てなくなる。２乗特性を有する
FETの飽和領域での電流式は ID＝β／２（VGS−VTh）2 で与えられている。ここでβは素子の形状等で決
まる定数であり、VThはスレシユホールド電圧で
あり、VGSはゲート・ソース間電圧であり、Idは
ドレイン電流である。
増幅器１０とFETQcとはFETQaとQbとのVDS
（ソース・ドレイン間電圧）を等価的に等しくす
るVDS補償回路である。第２図の例に於いて簡単
のため反転電流比を１：１と設計した場合につい
て以下説明する。FETQaの上記各パラメーター
にａを付して示すと、 I1＝Ida＝βa／２（VGSa−VTha）2 ……(1) となる。一方、FETQbの上記各パラメータにｂ
を付して示すと、 I2＝Idb＝βb／２（VGSb−VThb）2 ……(2) となる。(1)，(2)式により電流I2，I1の関連が求ま
る。すなわち この(3)式で示される出力電流I2と入力電流I1と
の関係は第３図の実線５０で示すようになる。実
線４０は入出力電流の誤差を説明するための実線
で、入力電流と出力電流とが等しい場合を示して
おり、その傾は“１”となつている。(3)式の第１
項の電流成分は入力電流I1に対する線形性を有し
ており、その傾きの“１”からのズレはFETQa
とQbのβの不整合によるゲインエラーである。
第３項の電流成分はFETQaとQbのスレツシユホ
ールド電圧の誤差とFETQbのβbとに依存はする
が入力電流I1に対する依存性はなく、第３図で点
３０に示す一定電流となつている。これらの電流
成分の合計の電流は入力電流に対して出力電流を
適当に校正してやれば簡単に補正できる。
（ソース・ドレイン間電圧）を等価的に等しくす
るVDS補償回路である。第２図の例に於いて簡単
のため反転電流比を１：１と設計した場合につい
て以下説明する。FETQaの上記各パラメーター
にａを付して示すと、 I1＝Ida＝βa／２（VGSa−VTha）2 ……(1) となる。一方、FETQbの上記各パラメータにｂ
を付して示すと、 I2＝Idb＝βb／２（VGSb−VThb）2 ……(2) となる。(1)，(2)式により電流I2，I1の関連が求ま
る。すなわち この(3)式で示される出力電流I2と入力電流I1と
の関係は第３図の実線５０で示すようになる。実
線４０は入出力電流の誤差を説明するための実線
で、入力電流と出力電流とが等しい場合を示して
おり、その傾は“１”となつている。(3)式の第１
項の電流成分は入力電流I1に対する線形性を有し
ており、その傾きの“１”からのズレはFETQa
とQbのβの不整合によるゲインエラーである。
第３項の電流成分はFETQaとQbのスレツシユホ
ールド電圧の誤差とFETQbのβbとに依存はする
が入力電流I1に対する依存性はなく、第３図で点
３０に示す一定電流となつている。これらの電流
成分の合計の電流は入力電流に対して出力電流を
適当に校正してやれば簡単に補正できる。
一方、(3)式の第２項の電流成分は入力電流I1に
対する非線形性を有しており、この非線形性は容
易には補償校正することはできない。従つて、こ
れらの電流成分の合計である出力電流I2は容易に
は補償校正できない入力電流からの誤差を含んで
いることになる。
対する非線形性を有しており、この非線形性は容
易には補償校正することはできない。従つて、こ
れらの電流成分の合計である出力電流I2は容易に
は補償校正できない入力電流からの誤差を含んで
いることになる。
本発明はこの非線形性による電流反転回路の入
出力電流誤差を著しく減少させ、高精度化した電
流源回路を得ることを目的としている。
出力電流誤差を著しく減少させ、高精度化した電
流源回路を得ることを目的としている。
本発明によれば、信号電流入力端子３と信号電
流出力端子４と、ソースが第１の電源ラインVcc
に接続され、ゲートとドレインとが共に信号電流
入力端子３に接続された第１のMOS電界効果ト
ランジスタ１１と、ソースが第１の電源ライン
Vccに接続され、ゲートが第１のMOS電界効果ト
ランジスタ１１のゲートおよびドレインに接続さ
れ、ドレインが信号電流出力端子４に接続された
第２のMOS電界効果トランジスタ１２と、第２
の電源ライン（GND）の電位を基準とする定電
圧を作り出す電圧源２０，２１と、ソースが第２
の電源ライン（GND）に接続され、ゲートに定
電圧が与えられ、ドレインが信号電流入力端子３
に接続された第３のMOS電界効果トランジスタ
１７と、ソースが第２の電源ライン（GND）に
接続され、ゲートに前記定電圧が与えられ、ドレ
インが信号電流出力端子４に接続された第４の
MOS電界効果トランジスタ１８とを含み、前記
第１のMOS電界効果トランジスタ１１のドレイ
ン電流に対する前記第２のMOS電界効果トラン
ジスタ１２のドレイン電流の比が前記第３の
MOS電界効果トランジスタ１７のドレイン電流
に対する前記第４のMOS電界効果トランジスタ
１８のドレイン電流の比に等しい電流源回路を得
る。
流出力端子４と、ソースが第１の電源ラインVcc
に接続され、ゲートとドレインとが共に信号電流
入力端子３に接続された第１のMOS電界効果ト
ランジスタ１１と、ソースが第１の電源ライン
Vccに接続され、ゲートが第１のMOS電界効果ト
ランジスタ１１のゲートおよびドレインに接続さ
れ、ドレインが信号電流出力端子４に接続された
第２のMOS電界効果トランジスタ１２と、第２
の電源ライン（GND）の電位を基準とする定電
圧を作り出す電圧源２０，２１と、ソースが第２
の電源ライン（GND）に接続され、ゲートに定
電圧が与えられ、ドレインが信号電流入力端子３
に接続された第３のMOS電界効果トランジスタ
１７と、ソースが第２の電源ライン（GND）に
接続され、ゲートに前記定電圧が与えられ、ドレ
インが信号電流出力端子４に接続された第４の
MOS電界効果トランジスタ１８とを含み、前記
第１のMOS電界効果トランジスタ１１のドレイ
ン電流に対する前記第２のMOS電界効果トラン
ジスタ１２のドレイン電流の比が前記第３の
MOS電界効果トランジスタ１７のドレイン電流
に対する前記第４のMOS電界効果トランジスタ
１８のドレイン電流の比に等しい電流源回路を得
る。
すなわち、本発明によれば、第１のMOS電界
効果トランジスタと第２の電界効果トランジスタ
とで形成される電流ミラー回路の入・出力電流
に、電圧源からの定電圧をゲートに与えられる第
３のMOS電界効果トランジスタおよび第４の
MOS電界効果トランジスタで電流がそれぞれ加
算されている。この加算された電流はゲートが共
通に接続される第３および第４のMOS電界効果
トランジスタによつて互いに依存した電流となつ
ている。従つて、出力電流に電流を加算しない場
合に比して、入出力電流特性は入力電流が大きい
側にズレていることになる。この時入出力電流誤
差の非線形性は(3)式の第２項で示したように入力
電流の平方根に従つた変化をしているので、入出
力電流特性が入力電流の大きい側にズレると出力
電流の変化はより線形特性に近づくことになり、
入出力電流特性の線形性が改善される。尚、この
時入出力端子に得られる入出力電流にこの加算さ
れた電流が加わらないので、入力電流に線形的に
依存した出力電流が得られる。
効果トランジスタと第２の電界効果トランジスタ
とで形成される電流ミラー回路の入・出力電流
に、電圧源からの定電圧をゲートに与えられる第
３のMOS電界効果トランジスタおよび第４の
MOS電界効果トランジスタで電流がそれぞれ加
算されている。この加算された電流はゲートが共
通に接続される第３および第４のMOS電界効果
トランジスタによつて互いに依存した電流となつ
ている。従つて、出力電流に電流を加算しない場
合に比して、入出力電流特性は入力電流が大きい
側にズレていることになる。この時入出力電流誤
差の非線形性は(3)式の第２項で示したように入力
電流の平方根に従つた変化をしているので、入出
力電流特性が入力電流の大きい側にズレると出力
電流の変化はより線形特性に近づくことになり、
入出力電流特性の線形性が改善される。尚、この
時入出力端子に得られる入出力電流にこの加算さ
れた電流が加わらないので、入力電流に線形的に
依存した出力電流が得られる。
この入出力特性の線形性の改善を第４図を用い
て説明すると、出力電流に電流を加算しない場合
を実線５０で示しており、第３図の出力電流と同
じである。実線４０は第３図と同様に入力電流と
出力電流とが等しい場合の出力電流である。本発
明によれば、第３のMOS電界効果トランジスタ
と第４のMOS電界効果トランジスタとにより入
出力電流にそれぞれ電流が加算されているので、
入力電流零の時の動作点は点線８０で示す部分と
なる。加算された入力電流が点線９０まで変化す
ると出力電流は電流値８０′と９０′との間で得ら
れる（電流加算しない時の最大入力電流を点線１
００で示す）。この電流値８０′と９０′との間の
出力電流の変化はこれらを直線で結んだ実線６０
の線形動作に近づいており、電流加算しない場合
の線形動作（実線４０）からのズレに比して線形
性は大幅に改善されている。このように、図示し
た例ではゼロ付近の入力電流に対する20％の動作
領域（入力ゼロから点線８０まで）を無視すると
非線形性誤差は約1/4となり大きな改善が達成で
きる。
て説明すると、出力電流に電流を加算しない場合
を実線５０で示しており、第３図の出力電流と同
じである。実線４０は第３図と同様に入力電流と
出力電流とが等しい場合の出力電流である。本発
明によれば、第３のMOS電界効果トランジスタ
と第４のMOS電界効果トランジスタとにより入
出力電流にそれぞれ電流が加算されているので、
入力電流零の時の動作点は点線８０で示す部分と
なる。加算された入力電流が点線９０まで変化す
ると出力電流は電流値８０′と９０′との間で得ら
れる（電流加算しない時の最大入力電流を点線１
００で示す）。この電流値８０′と９０′との間の
出力電流の変化はこれらを直線で結んだ実線６０
の線形動作に近づいており、電流加算しない場合
の線形動作（実線４０）からのズレに比して線形
性は大幅に改善されている。このように、図示し
た例ではゼロ付近の入力電流に対する20％の動作
領域（入力ゼロから点線８０まで）を無視すると
非線形性誤差は約1/4となり大きな改善が達成で
きる。
以下、図面に従つて本発明の構成及び実施例に
ついて説明する。
ついて説明する。
第５図は前述の動作原理に基づく電流源回路を
電気回路として実現する構成を示す図であり、特
に全ての構成要素をモノリシツク集積回路で実現
出来る構成となつている。図に於いて、電流源回
路部１０はその入力端子３が入力信号電流源I1を
通つて接地GNDされている。又、４は出力電流
I2の出力端子である。１は電流ミラー回路部分で
あり、第１図、第２図に示した従来例の電流ミラ
ー回路をそのまま用いる事が出来る。２はこの電
流ミラー回路の電流反転比１：ｎと同一の電流比
を有する第１、第２の定電流源５，６で構成され
た対定電流源部であり、第４図で説明した動作領
域のシフトのために用いられる。この第１の定電
流源５は電流ミラー回路１の入力Ｂと共に入力端
子３に接続され、接地点との間に第１の定電流路
を形成する。
電気回路として実現する構成を示す図であり、特
に全ての構成要素をモノリシツク集積回路で実現
出来る構成となつている。図に於いて、電流源回
路部１０はその入力端子３が入力信号電流源I1を
通つて接地GNDされている。又、４は出力電流
I2の出力端子である。１は電流ミラー回路部分で
あり、第１図、第２図に示した従来例の電流ミラ
ー回路をそのまま用いる事が出来る。２はこの電
流ミラー回路の電流反転比１：ｎと同一の電流比
を有する第１、第２の定電流源５，６で構成され
た対定電流源部であり、第４図で説明した動作領
域のシフトのために用いられる。この第１の定電
流源５は電流ミラー回路１の入力Ｂと共に入力端
子３に接続され、接地点との間に第１の定電流路
を形成する。
一方、第２の定電流源６は電流ミラー回路１の
出力Ａと共に出力端子４に接続され、接地点との
間に第２の定電流路を形成する。出力端子４から
は線形性の著しく改善された出力信号電流I2が取
り出される。
出力Ａと共に出力端子４に接続され、接地点との
間に第２の定電流路を形成する。出力端子４から
は線形性の著しく改善された出力信号電流I2が取
り出される。
第６図は本発明の一実施例を示す図である。第
５図との共通部分には同一番号が付してある。電
流ミラー回路１は信号電流入力端子Ｂと信号電流
出力端子Ａとを有し、ＰチヤンネルFET１１と
１２とで構成されている。FET１１と１２の各
ソースは電源Vccに接続され、FET１１のゲート
とドレインおよびFET１２のゲートは信号電流
入力端子Ｂに接続され、FET１２のドレインは
信号電流出力端子に接続されている。これら
FET１１および１２は同一チヤンネル長でチヤ
ンネル幅の比１：ｎにした対FETであり反転電
流比を決定している。抵抗２１、ｎチヤンネル
FET２０はVcc―GND間の導電路を構成してい
る。ダイオード接続されたFET２０と抵抗２１
とは定電圧源を構成し、FET２０のゲートとド
レインとの接続点２２に発生するバイアス電圧に
よりバイアスされた電流源FET１７，１８、は
信号電流入力端子Ｂに接続された第１の定電流源
５及び信号電流出力端子Ａに接続された第２の定
電流源６を形成している。
５図との共通部分には同一番号が付してある。電
流ミラー回路１は信号電流入力端子Ｂと信号電流
出力端子Ａとを有し、ＰチヤンネルFET１１と
１２とで構成されている。FET１１と１２の各
ソースは電源Vccに接続され、FET１１のゲート
とドレインおよびFET１２のゲートは信号電流
入力端子Ｂに接続され、FET１２のドレインは
信号電流出力端子に接続されている。これら
FET１１および１２は同一チヤンネル長でチヤ
ンネル幅の比１：ｎにした対FETであり反転電
流比を決定している。抵抗２１、ｎチヤンネル
FET２０はVcc―GND間の導電路を構成してい
る。ダイオード接続されたFET２０と抵抗２１
とは定電圧源を構成し、FET２０のゲートとド
レインとの接続点２２に発生するバイアス電圧に
よりバイアスされた電流源FET１７，１８、は
信号電流入力端子Ｂに接続された第１の定電流源
５及び信号電流出力端子Ａに接続された第２の定
電流源６を形成している。
第７図に示した本発明の実施例では、第６図に
示した実施例にカスケード接続FET１３，１４
及び１５，１６が付加されている。FET１３，
１４、はFET１１，１２ドレイン．ソース間電
圧VDS補償回路を形成し、FET１５，１６はFET
１７，１８のVDS補償回路を形成する。これらの
VDS補償回路によりこの電流源回路の電源変動に
対する特性変動が改善される。
示した実施例にカスケード接続FET１３，１４
及び１５，１６が付加されている。FET１３，
１４、はFET１１，１２ドレイン．ソース間電
圧VDS補償回路を形成し、FET１５，１６はFET
１７，１８のVDS補償回路を形成する。これらの
VDS補償回路によりこの電流源回路の電源変動に
対する特性変動が改善される。
第８図は複数の電流出力端子A1〜Aoを有する
本発明の電流源回路の実施例である。この回路は
第７図の回路に複数の電流出力端子A1〜Ao及び
定電流回路i1〜ioが付加されて構成されている。
FETQ0，Q1，Q2，…Qo-1，Qoのゲート長は等し
く、ゲート幅の比はM0，M1，M2，…，Mo-1，
Moであり、定電流源i0，i1，i2，…io-1，ioの電流
比もM0，M1，M2，…，Mo-1，Moと設定されて
いる。各電流出力端子A1〜Aoからはそれぞれ電
流入力端子Ｂの電流の電流比倍の電流が得られ
る。
本発明の電流源回路の実施例である。この回路は
第７図の回路に複数の電流出力端子A1〜Ao及び
定電流回路i1〜ioが付加されて構成されている。
FETQ0，Q1，Q2，…Qo-1，Qoのゲート長は等し
く、ゲート幅の比はM0，M1，M2，…，Mo-1，
Moであり、定電流源i0，i1，i2，…io-1，ioの電流
比もM0，M1，M2，…，Mo-1，Moと設定されて
いる。各電流出力端子A1〜Aoからはそれぞれ電
流入力端子Ｂの電流の電流比倍の電流が得られ
る。
この回路例に示す複数の電流出力端子を有する
電流源は例えばデイジタル・アナログ変換器の構
成要素として有効な手段を提供しており、特に乗
算型デイジタル・アナログ変換器に於いて有効で
ある。
電流源は例えばデイジタル・アナログ変換器の構
成要素として有効な手段を提供しており、特に乗
算型デイジタル・アナログ変換器に於いて有効で
ある。
以上説明したごとく本発明はモノリジツク集積
回路で実現出来る入出力電流の線形性がその広い
ダイナミツクレンヂにわたつて保たれる事を特長
とする電流源手段を提供しており、当技術分野に
対して大きく貢献するものである。
回路で実現出来る入出力電流の線形性がその広い
ダイナミツクレンヂにわたつて保たれる事を特長
とする電流源手段を提供しており、当技術分野に
対して大きく貢献するものである。
第１図および第２図はそれぞれ従来の電流源回
路を示す回路図、第３図は従来の電流源回路の入
出力電流の特性を説明する図、第４図は本発明の
電流源回路の入出力特性を説明する図、第５図は
本発明の電流源回路の構成を示す図、第６図は本
発明の電流源回路の一実施例を示す回路図、第７
図は本発明の電流源回路の第１の実施例を示す回
路図、第８図は本発明の電流源回路の第２の他の
実施例を示す回路図である。 図中の符号、１…電流ミラー回路、２…対定電
流源部、３…入力端子、４…出力端子、５，６…
電流源、Qa，Qb，Qc，１１〜２０…FET、２１
…抵抗、２２…接続点、Vcc…電源、GND…接
地。
路を示す回路図、第３図は従来の電流源回路の入
出力電流の特性を説明する図、第４図は本発明の
電流源回路の入出力特性を説明する図、第５図は
本発明の電流源回路の構成を示す図、第６図は本
発明の電流源回路の一実施例を示す回路図、第７
図は本発明の電流源回路の第１の実施例を示す回
路図、第８図は本発明の電流源回路の第２の他の
実施例を示す回路図である。 図中の符号、１…電流ミラー回路、２…対定電
流源部、３…入力端子、４…出力端子、５，６…
電流源、Qa，Qb，Qc，１１〜２０…FET、２１
…抵抗、２２…接続点、Vcc…電源、GND…接
地。
Claims (1)
- １ 信号電流入力端子と信号電流出力端子と、ソ
ースが第１の電源ラインに接続され、ゲートとド
レインとが共に前記信号電流入力端子に接続され
た第１のMOS電界効果トランジスタと、ソース
が前記第１の電源ラインに接続され、ゲートが前
記第１のMOS電界効果トランジスタのゲートお
よびドレインに接続され、ドレインが前記信号電
流出力端子に接続された第２のMOS電界効果ト
ランジスタと、第２の電源ラインの電位を基準と
する定電圧を作り出す電圧源と、ソースが前記第
２の電源ラインに接続され、ゲートに前記定電圧
が与えられ、ドレインが前記信号電流入力端子に
接続された第３のMOS電界効果トランジスタと、
ソースが前記第２の電源ラインに接続され、ゲー
トに前記定電圧が与えられ、ドレインが前記信号
電流出力端子に接続された第４のMOS電界効果
トランジスタとを含み、前記第１のMOS電界効
果トランジスタのドレイン電流に対する前記第２
のMOS電界効果トランジスタのドレイン電流の
比が前記第３のMOS電界効果トランジスタのド
レイン電流に対する前記第４のMOS電界効果ト
ランジスタのドレイン電流の比に等しいことを特
徴とする電流源回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP895479A JPS55100710A (en) | 1979-01-29 | 1979-01-29 | Power circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP895479A JPS55100710A (en) | 1979-01-29 | 1979-01-29 | Power circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS55100710A JPS55100710A (en) | 1980-07-31 |
| JPH0147047B2 true JPH0147047B2 (ja) | 1989-10-12 |
Family
ID=11707056
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP895479A Granted JPS55100710A (en) | 1979-01-29 | 1979-01-29 | Power circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS55100710A (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57132423A (en) * | 1981-02-10 | 1982-08-16 | Mitsubishi Electric Corp | Oscillating circuit by proximity switch |
| US4882548A (en) * | 1988-12-22 | 1989-11-21 | Delco Electronics Corporation | Low distortion current mirror |
| JP4699856B2 (ja) * | 2005-10-05 | 2011-06-15 | 旭化成エレクトロニクス株式会社 | 電流発生回路及び電圧発生回路 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5062557A (ja) * | 1973-10-01 | 1975-05-28 | ||
| JPS5135265A (ja) * | 1974-07-22 | 1976-03-25 | Philips Nv | |
| JPS5193850A (en) * | 1975-01-29 | 1976-08-17 | Cmos sadozofukukikairo |
-
1979
- 1979-01-29 JP JP895479A patent/JPS55100710A/ja active Granted
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5062557A (ja) * | 1973-10-01 | 1975-05-28 | ||
| JPS5135265A (ja) * | 1974-07-22 | 1976-03-25 | Philips Nv | |
| JPS5193850A (en) * | 1975-01-29 | 1976-08-17 | Cmos sadozofukukikairo |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS55100710A (en) | 1980-07-31 |
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