JPH0137585Y2

JPH0137585Y2 -

Info

Publication number: JPH0137585Y2
Application number: JP1984139440U
Authority: JP
Priority date: 1984-09-17
Filing date: 1984-09-17
Publication date: 1989-11-13
Also published as: JPS61130164U

Description

【考案の詳細な説明】（利用分野）本考案は、ミシンにおける縫目制御信号記憶用
の記憶装置の装着に関するものである。

（従来技術とその問題点）コンピユータミシンにおいては、模様数の増大
及び拡張性を持たせるために、その記憶装置をカ
セツト式にする場合がある。即ち、一般に使用頻
度の高い模様に対しては、その電子的記憶装置は
ミシン本体に内蔵しておき、比較的使用頻度が低
い模様や特殊な模様に対しては、その電子的記憶
装置をカセツト式にして適宜ミシンに入れ替えて
使用する。

しかしながら、このようなミシンにおいては、
カセツト式の記憶装置を着脱する際にその各接続
ピン相互の接続と遮断の順序が制約される。即ち
接地線は最初に接続され、最後に遮断されること
が要求され、一方制御用の電源線は最後に接続さ
れ、最初に遮断されることが要求される。なお、
これら各線が同時に接続され、同時に遮断される
場合は問題がないが、このような構成にすること
は困難である。また、ミシン運転中にカセツト式
の記憶装置を取りはずすことは、コンピユータの
暴走につながるおそれがある。そして前記の制約
に対しては、カセツトの接続ピンの長さを工夫し
て前記の接続順序になるようにしている。また前
記のカセツトを運転中に取りはずしたときの問題
に対しては、使用説明書等において、カセツトの
入れ替えは電源を切つてから行うように注意して
対処しているが、間違いを起すこともあり、また
その操作はわずらわしい。

（解決手段）本考案は上記したような実情に鑑みて創案され
たものであり、その特徴とするところは、カセツ
ト体を着脱する際に、着脱運動と連動して、スイ
ツチが作動してコンピユータ回路の様動を休止さ
せ、そのスイツチが作動している着脱運動区間に
介在して、カセツト体の接続ピンとコンピユータ
回路との間が閉、あるいは開に切替わるようにし
着脱が完了する位置においては、スイツチが復帰
してコンピユータ回路を初期リセツト状態にして
新たな縫い制御が開始されるようにしたものであ
る。

（実施例）第１図、第２図において、ミシン本体１には、
外側からカセツト体２を装着するためのカセツト
収納部３を備えている。マイクロスイツチ４はそ
のアクチユエータ５がカセツト収納部３に突出し
ている。カセツト体２は縫目制御データを記憶し
た電子的記憶装置をパツクしたものであり、凸部
６を設けていて、カセツト収納部３に装着する際
に、装着運動の所定の区間にわたつてマイクロス
イツチ４を作動させ、装着が完了すると不作動に
復帰させるようにしている。ソケツト７は、カセ
ツト収納部３の底部に設けていて、カセツト体２
の先端に設けたコネクタ８を受入れると、カセツ
ト体２がミシンのコンピユータ回路と接続され
る。カセツト体２は、装着される際に、マイクロ
スイツチ４が作動している区間において、コネク
タ８がコンピユータ回路と接続開始され且つ接続
が完了するようにしており、同様に取りはずす際
に、同区間において切断が開始され且つ切断が完
了するようにしている。

第３図は電気回路図であり、中央演算処理装置
CPU、読出し専用の記憶装置ROM、一時記憶装
置RAMは、コンピユータ回路９を構成してい
る。記憶装置ROMは、第１の電子的記憶装置で
あり、各プログラム制御信号とともに、比較的使
用頻度の高い複数の縫目模様の縫目制御データを
記憶している。ソケツト７は、カセツト体２を受
入れたとき、バツフア（BUFFER）を介して、
カセツト体２をコンピユータ回路９に接続する。
カセツト体２は第２の電子的記憶装置であり、比
較的使用頻度の低い複数の縫目模様の縫目制御デ
ータを記憶している。常開のマイクロスイツチ４
は、一端が接地され、他端は、プルアツプ抵抗Ｒ
を介してプラス電位の制御用電源Vccを受けると
ともに中央演算処理装置CPUのリセツト端子
RESETに接続されていて、マイクロスイツチ４
が閉となつている間中、低レベルとなつて、中央
演算処理装置CPUの稼働を休止させ、その間各
バスラインをフローテイング状態にせしめる。コ
ンデンサＣは、電源投入時、あるいはマイクロス
イツチ４が閉から開に移行した直後において、一
定時間にわたつて充電され、リセツト端子
RESETを、その間低レベルにして、中央演算処
理装置CPUの稼働を休止させるようにしている。
そして充電が完了して高レベルとなると、中央演
算処理装置CPUは、初期リセツト状態となつて、
以後、稼働されるようにしている。ダイオードＤ
は、電源遮断時において、これを介してコンデン
サＣを放電させて、つぎの電源投入時に備えるよ
うにしたものである。以上の構成において、以
下、その動作を説明する。カセツト体２がミシン
本体１から離脱した状態のときは、第３図におけ
る如く、マイクロスイツチ４は開であり、よつて
中央演算処理装置CPUは、そのリセツト端子
RESETが高レベルであつて、稼働状態にあり、
コンピユータ回路９が備えている記憶装置ROM
に記憶された縫目模様の縫目制御データによつ
て、これらの模様縫を可能にする。つぎに、カセ
ツト体２をカセツト収納部３に挿入すると、コネ
クタ８が、ソケツト７内においてコンピユータ回
路９と電気接続される手前において、凸部６がマ
イクロスイツチ４のアクチユエータ５を作動させ
てマイクロスイツチ４は閉となる。中央演算処理
装置CPUは、そのリセツト端子RESETが低レベ
ルとなり、コンピユータ回路９は各バスラインが
フローテイング状態となつてその稼働が休止され
る。カセツト体２を引続き押込むと、マイクロス
イツチ４が閉の状態において、コネクタ８がコン
ピユータ回路９と電気接続される。カセツト体２
を更に押込むとマイクロスイツチ４は開となり、
装着が完了する。マイクロスイツチ４が開となつ
たことによつて中央演算処理装置CPUは初期リ
セツト状態となつて稼働開始される。以後、コン
ピユータ回路９に備えた記憶装置ROMと、カセ
ツト体２にパツクされた記憶装置とに記憶された
縫目模様の縫目制御データによつて、これらの模
様縫を可能にする。つぎに、装着されたカセツト
体２を引抜くと、最初マイクロスイツチ４が作動
してコンピユータ回路９の稼働が休止され、引続
きカセツト体２とコンピユータ回路９との電気接
続が遮断され、引続きマイクロスイツチ４が復帰
して、コンピユータ回路９は初期リセツト状態と
なつて稼働開始される。

第４図は別実施例を示す電気回路図であり、カ
セツト体２とマイクロスイツチ４′との作動位置
関係は、第１図におけると同一であるが、マイク
ロスイツチ４とは開閉動作が逆であり、且つコン
ピユータ回路９との接続関係が異る。即ち常閉の
マイクロスイツチ４′は第３図のマイクロスイツ
チ４の代りに、同図における制御用電源Vccを開
閉するものである。第４図において、電源回路１
０はトランス１１を介して商用電源１２に接続さ
れ、マイクロスイツチ４′は、電源回路１０の制
御用電源Vccと、コンピユータ回路９との間に接
続されていて、カセツト体２がミシン本体１から
離脱されているとき、あるいは装着完了している
ときは中央演算処理装置CPUのリセツト端子
RESETは高レベルであつてコンピユータ回路９
は稼働状態にあり、装着あるいは離脱の移行の際
に、マイクロスイツチ４が開とあると、そのと
き、ダイオードＤを介してコンデンサＣが放電し
てリセツト端子RESETは低レベルとなり、コン
ピユータ回路９の稼働が休止される。

（効果）以上の如く、本考案によれば、構成が簡単であ
つて、カセツトの装着と離脱の際は、その着脱操
作に連動してコンピユータ回路のフローテイング
状態において接続替えされるので着脱操作が簡単
であり、コンピユータの誤動作を起すおそれもな
い。

【図面の簡単な説明】

第１図は本考案の実施例を示すカセツト装置の
要部断面図、第２図はカセツト体の外観図、第３
図は本考案の実施例を示す電気回路図、第４図は
別実施例を示す電気回路図である。図中、２はカセツト体、４はスイツチ、コンデ
ンサＣ、抵抗Ｒ、ダイオードＤはリセツト回路の
各要素である。

Claims

【実用新案登録請求の範囲】

複数の縫目模様の縫目制御データを記憶した第
１の電子的記憶装置をミシン本体に内蔵してお
り、且つ前記第１の電子的記憶装置に追加して外
部から縫目制御データを受入れるために第２の電
子的記憶装置をパツクしたカセツト体をミシンの
カセツト収納部に着脱可能にしているコンピユー
タミシンにおいて、前記着脱運動と連動して所定
の運動区間にわたつてスイツチ作動し着脱の完了
をもつて復帰するスイツチであつて該スイツチ作
動区間に前記切替作動を介在せしめているスイツ
チと、該スイツチの作動中にわたつてコンピユー
タ回路の稼働を休止せしめ且つ前記復帰によつて
コンピユータ回路を初期リセツト状態から稼働開
始せしめるリセツト回路とを設けてなるコンピユ
ータミシンの記録媒体カセツト装着装置。