JPH01321735A

JPH01321735A - ディエンファシス回路

Info

Publication number: JPH01321735A
Application number: JP63153634A
Authority: JP
Inventors: Katsumi Arisaka; 克己有坂
Original assignee: Canon Inc
Current assignee: Canon Inc
Priority date: 1988-06-23
Filing date: 1988-06-23
Publication date: 1989-12-27

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔産業上の利用分野）本発明はＶＴＲ（ビデオテープレコーダ）等で使用する
ディエンファシス回路に関するものである。

〔従来の技術〕

従来、ＴＶ　（テレビジョン）等の映像信号をＶＴＲに
より記録再生する場合の手順を第４図の従来例の構成を
示すブロック図により説明する。

入力端子３１から人力される映像信号はＦＭ　（周波数
変調）系で発生する三角雑音を軽減するために、ブリ・
エンファシス回路４１によって予め映像信号の高域周波
数成分を強調したのち、クリップ回路４２で振幅制限し
て、ＦＭ変調器４３に供給される。ＦＭ変調器４３では
、供給される映像信号を所定の帯域に、ＦＭ変調し、つ
いで、記録アンプ４４、記録ヘッド４５を用いて、磁気
テープ４Ｇに記録する。

再生する場合には、磁気テープ４６より再生ヘッド４７
で信号を拾いだし、再生増幅器４８で増幅した後、ＦＭ
復調器４９で復調し、ディエンファシス回路５０で元の
映像信号を再現する。

このとき、プリエンファシス回路４１は例えば、第５図
のプリエンファシスの一例の構成を示すブロック図に示
したように、人力映像信号の高域周波数成分をＨＰＦ　
（バイパスフィルタ）　５１で抽出し、元の人力映像信
号と加算器５２で加華するという構成であり、その伝達
関数は高域周波数成分を強調する特性になっている。

さらに、ディエンファシス回路５０はプリエンファシス
回路４１の特性を逆補正するようにする。

すなわち、第６図のディエンファシスの一例の構成を示
すブロック図に示したように、帰還ループの構成であり
、帰還部にプリエンファシス回路６２が挿入されている
。ここで増幅器６１は利得を充分もっているものとする
。

第５図および第６図に示す構成においては、プリエンフ
ァシス回路４１およびディエンファシス回路５０の伝達
関数をそれぞれＨｐ（ω）およびＨｄ（ω）とすると、１１ｐ（ω）・Ｈｄ（ω）−１となっている。

（発明が解決しようとする課題）しかしながら、上述した従来の構成による記録・再生方
式では、例えば立上りの急峻な波形の信号に対して、記
録・再生した場合には必ずしも忠実には復元されない。

第７図に第４図示の構成の各部における波形図を示す。

すなわち、記録する場合には、第７図Ａに示す信号が入
力端３１に人力されると、プリエンファシス回路４１に
よって高域周波数成分を多く含むエツジ部が強調され、
第７図Ｂに示す波形の信号となる。

この信号は過変調をおこさないようにＦＭ変調器４３の
前でクリップ回路４２によって第７図Ｃに示すように振
幅制限されたクリップ波形の信号になる。この信号をＦ
Ｍ変調器４３でＦＭ変調して記録し、これを再生ヘット
４７で再生したのち、ＦＭ復調器４９で復調し、ディエ
ンファシス回路５０を通過すれば、第７図りに示す波形
のように、エツジ部がなまってしまうという欠点があっ
た。

そこで、本発明の目的は、上述した従来の欠点を解消し
、立上りの急峻なエツジ部の信号を記録し再生しても忠
実に復元できるディエンファシス回路を提供することに
ある。

（課題を解決するための手段〕このような目的を達成するために、本発明では、ディエ
ンファシス回路の入力信号を、ディエンファシス回路の
出力側で、例えば、エツジ部の振幅を調整して出力信号
に加算するようにする。

すなわち、本発明は入力信号の高域周波数成分を減衰さ
せる減衰手段と、入力信号を調整する調整手段と、減衰
手段からの出力と、調整手段からの出力とを加算する加
算手段とを具えたことを特徴とする。

（作　用）本発明によれば、再生側でディエンファシスによりエツ
ジ部がなまることなく、急峻な波形の信号を忠実に復元
することができる。

（実施例）以下、図面に基づいて本発明を実施例により詳細かつ具
体的に説明する。

第１図　（Ａ）および（Ｂ、）は本発明の一実施例の構
成を示すブロック図である。

第１図（Ａ）において、１１は入力端子であり、再生さ
れた映像信号を人力する。１２はディエンファシス回路
、１３は位相補償回路であり、ディエンファシス回路１
２と等しい群遅延時間を与える。１４は係数回路であり
、信号の振幅を調整する。１５は加算回路、１６は出力
端子である。

また、第１図（Ｂ）は第１図　（Ａ）と同様であるが、
第１図　（八）に示す位相補償回路１３を省略した構成
の実施例を示している。

さらに、第２図は第１図示の構成の各部における動作を
示す波形図である。

以下に、第１図により本実施例の動作を第２図を参照し
なから詳しく説明する。

再生された信号は立上りの急峻な波形部がクリップされ
ており、第２図Ａに示す信号となって入力端子１１に人
力される。この信号Ａはディエンファシス回路１２を通
過して第２図Ｂに示す１波形の信号が得られる。一方、
入力信号Ａは位相補償回路１３によって、ディエンファ
シス回路１２と等しい群遅延量の変化を受け、時間合わ
せを行なって、係数回路１４で振幅を調整したのち、加
算回路１５で上述の第２図に示す信号Ｂと加算され、出
力端子１６に出力される。

ここで、出力端子１６に現われる信号が第２図Ｃに示す
波形の信号であり、元の映像信号に出来る限り近似させ
るように係数回路１４の係数ｋを設定する。

さらに、ここで、上述したディエンファシス回路１２の
群遅延量の影響が小さく、位相特性が問題にならなけれ
ば、第１図（Ｂ）に示す構成にして、位相補償回路１３
を省略してもよい。

〔他の実施例）次に、第３図は本発明の他の実施例の構成を示すブロッ
ク図である。

第３図において、第１図と同様の箇所には同一の符号を
付して、その説明は省略する。３１はクリップレベル検
出回路であり、クリップされた波形の信号部分を検出す
る。３２は切換回路であり、スイッチの開閉はクリップ
レベル検出器３１の出力で制御される。

第１図示の実施例においては、係数回路１４の最適な係
数ｋを設定することは、困難ではないが、容易とはいい
がたい。

そこで、第３図に示す実施例では、再生された入力信号
がクリップされている部分をクリップレベル検出回路３
１で検出し、その検出された場合にのみ、位相補償回路
１３および係数回路１４が加算回路１５に接続されるよ
うに切換回路３２を制御してスイッチを開閉する。

（発明の効果）以上から明らかなように、本発明によれば、従来、実用
しているデイエンファシ役回路に、簡単な回路を付加す
ることにより、従来のディエンファシス回路に特有なエ
ツジ部における急峻な波形のなまりを補正することがで
きる。

【図面の簡単な説明】

第１図は本発明の一実施例の構成を示すブロック図、第２図は第１図示の構成の各部における動作を示す波形
図、第３図は本発明の他の実施例の構成を示すブロック図、第４図は従来例の構゛成を示すブロック図、第５図はプ
リエンファシスの一例の構成を示すブロック図、第６図はディエンファシスの一例の構成を示すブロック
図、第７図は第４図示の構成の各部における波形図である。１１．３１・・・入力端子、１２．５０・・・ディエンファシス回路１３・・・位相
補償回路、１４・・・係数回路、１５．５２・・・加算器、１８．３２・・・出力端子、３１・・・クリップレベル検出回路、３２・・・切換回路、４１．６２・・・プリエンファシス回路、４２・・・ク
リップ回路、４３・・・ＦＭ変調器、４４．４８．６１・・・増幅器、４９・・・ＦＭ復調器、５１・・・）ＩＰＦ、。第１図

Claims

【特許請求の範囲】１）入力信号の高域周波数成分を減衰させる減衰手段と
、該入力信号を調整する調整手段と、前記減衰手段からの出力と、前記調整手段からの出力と
を加算する加算手段とを具えたことを特徴とするディエンファシス回路。２）前記調整手段は前記入力信号の振幅を調整する手段
であることを特徴とする請求項１記載のディエンファシ
ス回路。３）請求項１記載のディエンファシス回路において、前記調整手段は、前記減衰手段と同一の位相特性で位相
を調整するようにしたことを特徴とするディエンファシ
ス回路。４）請求項１、２または３記載のディエンファシス回路
において、前記調整手段からの出力の加算は、入力信号の所定のレ
ベルを越える期間のみ行なうようにしたことを特徴とす
るディエンファシス回路。