JPH01320840A

JPH01320840A - ディジタルデータ伝送インタフェース装置

Info

Publication number: JPH01320840A
Application number: JP63152182A
Authority: JP
Inventors: Shiyouichi Nakamura; 中村　升一
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1988-06-22
Filing date: 1988-06-22
Publication date: 1989-12-26

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】［発明の目的］（産業上の利用分野）この発明は、２系間のディジタルデータ伝送時に用いる
ことのできるディジタルデータ伝送インタフェース装置
（以下、インタフェース装置という。）に関するもので
ある。

（従来の技術）ディジタルデータの理想的な伝送システムを第２図に示
す。ここでは、パーソナルコンピュータ等のデータ機器
３Ａから同様のデータ機器３Ｂへディジタルデータを伝
送する場合を考える。このような場合、伝送路（回線）
１２Ａ、１２Ｂの交換を行う交換機１のほかにインタフ
ェース装置２Ａ。

２Ｂがデータ機器３Ａ、３Ｂ間に設けられる。インタフ
ェース装置２Ａ、２Ｂは同一の構成であり、伝送路１２
Ａ、１２Ｂにおける伝送速度とデータ機器３Ａ、３Ｂの
データ速度との整合のために設けられる。つまり、デー
タ機器３Ａ、３Ｂのデータ速度は１９．２Ｋｂｐｓ以下
、伝送路１２Ａ、１２Ｂの伝送速度は４８Ｋｂｐｓ　、
　６４Ｋｂｐｓまたはこの整数倍であるのが通例である
。この速度差により、伝送路７２Ａ。

１２Ｂの空スロットとなるスロットにキャラクタ同期パ
ターンが挿入される等して伝送が行われる。

インタフェース装置２Ａ、２Ｂには、速度変換器２１．
　　ＰＬＬ回路２２、Ｎ分周器２３、発振器２４が設け
られている。伝送路１２Ａ、１２Ｂは全二重伝送路であ
り、ＰＬＬ回路２２はこの伝送路１２Ａ、　１２Ｂを介
して交換機１から送られてくるディジタルデータから、
例えば、マーク、スペースの区切りを検出して伝送りロ
ックを抽出している。一方、交換ａ１では、クロック源
１１に基づき伝送りロックを得てスイッチ回路１３でデ
ータ交換を行っている。従って、インタフェース装置２
Ａ、２ＢのＰＬＬ回路２２が抽出した伝送りロックはク
ロック源１１のクロックに同期している。また、ＰＬＬ
回路２２は発振器２４より発生されるクロックで動作し
て伝送りロックの抽出を行うものである。Ｐ［［回路２
２で抽出された伝送りロックは、そのまま速度変換器２
１へ与えられてディジタルデータの伝送に使用されると
ともに、Ｎ分周器２３でデータ機器３Ａ、３Ｂのデータ
速度と一致した速度まで、周波数を減少させられ、速度
変換器２１へ与えられて、データ機器３Ａ。

３Ｂとインタフェース装置２Ａ、２Ｂとの間のディジタ
ルデータの送受のタロツクとして使用される。

このように、各クロックの同期がとられている伝送シス
テムでは、データ機器３Ａから送出されたディジタルデ
ータＳＤは速度変換器２１、伝送路１２Ａ、スイッチ回
路１３、伝送路１２１３、速度変換器２１と伝送され、
受信データＲＤとされてデータ機器３Ｂへ与えられる。

このデータ伝送において、全てのタロツクがクロック源
１１から発生されるタロツクに同期しているため、何ら
の不具合なくディジタルデータの送受かなされる。

ところが、このシステムのデータ伝送で調歩同明方式が
採用されている場合、データ機器３Ａから送出されたデ
ータをインタフェース装置２Ａが受信するときには、デ
ータキャラクタの先頭のスタートビットの立下りのタイ
ミングに基づいてタイミングクロックを抽出する。即ち
、データキャラクタ毎にタイミングの取直しが行われて
おり、タイミングクロックはデータ機器３Ａ内の図示せ
ぬクロック源の出力に同期している。かかる場合、公称
のデータ伝送速度が同じであって、データ機器３Ａ、３
Ｂのクロック源、交換機１のクロック＠１１の発振周波
数は、当該クロック源が水晶撮動子であるとしても１０
−５〜１０−６程度の周波数のバラツキがあるため、デ
ータ機器３Ａからデータ機器３Ｂへデータが伝送される
までにデータの過不足が生じてしまう。そして、データ
機器３Ａのデータ送出速度が、インタフェース装置２Ｂ
からデータ機器３Ｂへの送出速度より遅い場合には、調
歩同期方式の特性から問題が生じない。つまり、データ
に不足が生じたときには、データキャラクタの最後に配
置されるストップビット（論理１）と次のデータキャラ
クタの最初に配置されるスタートビット（論理Ｏ）との
間に、マーク状態のデータ（論理１）をいくつ挿入して
もよいから、対応できる。しかしながらデータ機器３Ａ
のデータ送出速度が、インタフェース装置２Ｂからデー
タ機器３Ｂへの送出速度より速い場合には、データが余
ってしまい、伝送誤りが発生するという問題点があった
。例えば、受信データＲＤ、ディジタルデータＳＤの伝
送速度が公称で９６００ｂｐｓで、伝送路１２Ａ、　１
３Ｂでの伝送速度が８４Ｋｂｐｓとすると、ディジタル
データＳＤを伝送路１２Ａへ送出する場合に問題が生じ
ないが、実際には受信データＳＤの伝送速＋３ｉｆ　（
受信速度）が９６００ｂｐｓよりわずかにおそい場合に
は、インタフェース装置２Ｂ内の速度変換器２１にデー
タが留ってしまい、オーバフローが生じる。

（発明が解決しようとする課題）上記のように、従来のインタフェース装置では、第１の
系から伝送されるデータの伝送速度のクロック源（デー
タ機器３Ａ内にある〉の周波数が、第２の系がデータの
受信を行う速度のクロック源（交換機１のタロツク源１
１）の周波数より高い場合でも、伝送路１２Ａ、１２Ｂ
を介して送られてくるデータに基づいてのみ伝送りロッ
クを得て、伝送速度の整合を図るようにしているので、
第２の系に送出されるべきデータが余ってしまい、伝送
誤りが発生するという問題点がめった。

本発明はこのような従来のインタフェース装置の問題点
を解決せんとしてなされたもので、その目的は、独立の
クロック源で動作する系が複数縦続接続された伝送シス
テム間を通してデータ伝送を行う場合にデータが余って
送られなくなり伝送誤りが発生することを防止し得るイ
ンタフェース装置を提供することである。

［発明の構成］（課題を解決するための手段）本発明のディジタルデータ伝送インタフェース装置は、
第１の系から第２の系へディジタルデータを伝送するシ
ステムの前記第１の系と前記第２の系との間に介挿され
、前記第１の系から送られてくるディジタルデータを当該
ディジタルデータの伝送速度に対応して取込むデータ取
込手段と、このデータ取込手段により取込まれたディジタルデータ
を前記第２の系の公称のデータ送受速度にり速いクロッ
クのタイミングで取出して前記第２の系へ送出するデー
タ送出手段と備えたことを特徴とする。

（作用）上記構成によると、第１の系と第２の系とが独立したタ
ロツク源で動作してあり、これらクロック源の発振周波
数にバラツキかあったとしても、データを取出す速度を
第２の系のデータ送受速度より早く設定するので、デー
タの取込みが間に合わず送出すべきデータがなくなるこ
とはあっても、余ることがなくなり、データが余って伝
送されないことによるデータ伝送誤りを防止することが
できる。

前述の例で言えば、受信データＲＤの伝送速度をディジ
タルデータＳＤの伝送速度９６００ｂｐＳよりわずかに
速く設定するのである。これによってオーバフローはな
くなる。なお、データ機器３Ａ７’）１らインタフェー
ス装置２Ｂまでの間でデータが余ることはない。

（実施例）以下、図面を参照して本発明の一実施例を説明する。第
１図は本発明の一実施例に係るインタフェース２Ｃを用
いたデータ伝送システムのブロック図である。同図にお
いて、第２図と同一の構成要素には同一の符号を付して
、重複する説明を省略する。データ機器３Ａと交換機１
、交換機１とデータ機器３Ｂの夫々の間には、同一構成
のインタフェース装置２０．２Ｃ２が介挿される。

ここでは、データの流れが図の左から右で必る場合を説
明するため、インタフェース装置２Ｃ１゜２Ｃ２の構成
が異なるように示されるが、本来は図の夫々の構成が合
わさった構成となっている。

インタフェース装置２Ｃが、交換機１から伝送路１２Ａ
、１２Ｂを介してデータを受取り、データのスペース・
マークの変化点をＰＬＬ回路２２で検出し、伝送路１２
Ａ、　１２Ｂの伝送速度のに倍の発振周波数で発振を行
っている発振器２４のクロックをに分周して伝送りロッ
クを得ている。この場合、発振器２４とクロック源１１
との発振周波数が１０−５〜１０−６程度ずれているこ
とからＰＬＬ回路２２は分周比をに−１、に、に＋１と
変化させて微調している。発振器２４の出力は分周器２
３によってＭ分周され速度変換器２１へ与えられている
。速度変換器２１には、２系のシフトレジスタが説けら
れ、データの書込みと読出しとで交互にシフトレジスタ
の系の切換えを行って速度変換を実現している。

ここで、伝送路１２Ａ、１２Ｂの公称の伝送速度はデー
タ機器３Ａ、３Ｂのデータ送受速度よりＮ倍速い。そし
て、このＮと、ＰＬＬ回路２２による分周数にと分周器
２３による分周数Ｍとの間には、Ｋ−ＮだＭの関係がある。全く等しくならぬのは、Ｋ分周がＰＬＬ
回路２２によって行われ、クロック源１１のクロックに
同期した分周となっているためである。−方、Ｍはデー
タ機器３Ｂの公称のデータ送受速度よりやや（例えば、
１０−３程度）速くなるように設定される。

このように構成されたシステムでは、データ機器３Ａか
ら送出されたデータか、発振器２４の出力を分周器２３
でＭ分周したクロックで取込まれシフトレジスタにセッ
トされる。一方、Ｐ［［回路２２でに分周された発振器
２４の出力クロックでシフトレジスタのデータが読出さ
れて、データが伝送路１２Ａへ送出される。ここで、デ
ータ機器３Ａがクロック源１１とは独立したクロック源
で動作していても、伝送路１２Ａの伝送速度がデータ機
器３Ａのデータ送出速度のＮ倍であるから、クロック源
の発振周波数にバラツキがあっても前述のごとく空スロ
ットにはキャラクタ同期パターンを挿入することで問題
なくデータ伝送がなされる。

このようにして伝送されたデータは、交換機１を介して
伝送路１２Ｂを通り、インタフェース装置２Ｃ１の速度
変換器２１へ到る。そして、速度変換器２１では、ＰＬ
Ｌ回路２２が発振器２４の出力をに分周して得たクロッ
クに基づいてシフトレジスタヘデータをセラ１〜する。

ここで、クロック源１１とデータ機器３Ａのクロック源
との発振周波数かバラツキにより１０−５〜１０−６程
度異なってあり、ＰＬＬ回路２２によるに分周かクロッ
ク源１１に同期して行われることがら分周出力は、発振
器２４の発振周波数と１０−５〜１０−６程度異なって
いるため、全体では２×１０″５〜２　Ｘ　１０−６程
度のずれとなっている。しかし、速度変換器２１からの
データの取出しはデータ機器３△、３Ｂの公称のデータ
送受速度より１０　　程度速いクロックを得る分周器２
３の出力に基づいてなされるため、２　Ｘ　１０’〜２
　Ｘ　１０−６程度のずれによって本来てあれば、デー
タの余りが生じるところ、１０−３程度速い読出しによ
ってデータの不足が生じるような動作が行われる。ここ
で、具体例を示甘ば、発振器２４として９．６Ｍ町、Ｍ
を９９９とし、データ機器３Ｂのデータ送受速度が９６
００ｂｐｓとすると、１秒間でのデータネ足数は（９，６Ｘ１０６／９９９−９６００）　−９，６１ビ
ツトとなり、１００　ｍＳごとに１ビツトの割合でデー
タネ足が生じる。しかし、前述のように調歩同期方式で
あるため、データネ足分のビットをマーク状態の信号で
引き延ばしてデータキャラクタを構成する処理を速度変
換器２１て行うようにしておけば、データネ足ににる問
題は生じない。

［発明の効果］以上説明したように本発明によれば、データの取込みの
速度か系間のクロック源の発振周波数のバラツキから速
くなり、第２の系の公称のデー夕送受速度では、データ
の送出が間に合わなくなるような場合でも、データの送
出は上記公称のデータ送受速度より速いクロックのタイ
ミングで行われるためデータが余って伝送されないとい
うことがなくなり、データ伝送誤りを防止し得る。

【図面の簡単な説明】

第１図は本発明の一実施例を適用して構成したデータ伝
送システムのブロック図、第２図は従来のディジタルデ
ータ伝送インタフェース装置を用いて構成したデータ伝
送システムのブロック図である。１・・・交換機２Ｇ１，２０２・・・インタフェース装置３Ａ、３Ｂ・
・・データ機器　　　２１・・・速度変換器２２・・・
ＰＬＬ回路　　　　　　　　２ＩＩ・・・発振器２３・
・・分周器代理人　弁理士　　則　近　憲　缶周　　山王　−

Claims

【特許請求の範囲】　第１の系から第２の系へディジタルデータを伝送する
システムの前記第１の系と前記第２の系との間に介挿さ
れ、前記第１の系から送られてくるディジタルデータを当該
ディジタルデータの伝送速度に対応して取込むデータ取
込手段と、このデータ取込手段により取込まれたディジタルデータ
を前記第２の系の公称のデータ送受速度より速いクロッ
クのタイミングで取出して前記第２の系へ送出するデー
タ送出手段とを備えたことを特徴とするディジタルデー
タ伝送インタフェース装置。