JPH01316971A - 接合分離を有する高電圧のための集積回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 この発明は接合分離を有する高電圧のための集積回路に
関する。

周知のように、接合分離を有する高電圧集積回路の最大
の問題のうちの１つは（すなわち、電気的に分離される
べき異なったウェルが、分離されるべきウェルとの、逆
バイアスされた接合を形成するような電位に設定された
、適切な導電性の領域によって、分離される）、回路の
表面上に延在し、分離領域の上に横たわる、高電位メタ
ライゼーションの存在によって引き起こされる。実際、
前記メタライゼーションは、様々なウェルを収容するエ
ピタキシャル層によっておよび分離領域によって形成さ
れた接合のブレークダウン電圧を下降させる。特に、こ
の領域の表面部を覆う絶縁酸化物層が高電位電極によっ
て覆われるとき、空乏領域の形および表面領域における
電界の分布が修正され、分離／エピタキシャル層接合の
早いブレークダウンを引き起こす。

この問題を解決するために、分離領域とメタライゼーシ
ョンとの間に置かれたシリコン酸化物絶縁層の厚さを増
加することが、提案されてきた。

しかしながら、この解決法は、現在の技術的な可能性に
よるいくらかの本質的な限界を有し、かつ低い酸化物の
厚さが必要とされる信号構成要素との集積において非常
な困難を伴なう。これらの限界を克服するために、ポリ
シリコンの静電気のシールドであり、接地に接続されか
つシリコン酸化物内に埋込まれたフィールドプレートが
これまで用いられてきた、すなわち、接合を覆うことに
よって、前記シールドは、空乏領域と、表面に近い電界
とを変更し、かつより高いブレークダウン電圧値を提供
する。

しかしながら、これらのフィールドプレートの線形寸法
に対する限界値があり、それ以上ではそれらの性能は低
下する。この作用をよりよく理解するために、第４ａ図
および第４ｂ図を参照するべきであり、それらはそれぞ
れ、等電位線および定係数を伴なう電界線の分布を示す
。理解されるように、フィールドプレート（層９）の端
部に近い電位線の集まりは、表面におけるかなりの電界
を誘導し、約３００ｖにおけるブレークダウンを引き起
こす。

この状況において、この発明のねらいは、先行技術の問
題点を解決することができ、かつ特に接合のブレークダ
ウンの危険を伴なわずより高い電圧に対して耐えること
ができる、接合分離を有する高電圧のための集積回路を
提供することである。

このねらいにおいて、この発明の特定の目的は、修正を
必要とせず、回路の他の部分に悪影響を与えず、かつ特
に回路の表面を覆う絶縁酸化物の厚さの増加を必要とし
ない、接合分離を有する集積回路を提供することである
。

この発明の少なからぬ目的は、周知の解決法のそれに匹
敵する製造コストを有するために、構造的に簡単であり
、かつそれ自体は電子産業において周知である個々のス
テップを用いて生産されることのできる集積回路を提供
することである。

この目的、述べられた目的および後に明らかとなるであ
ろう他のものは、前掲の特許請求の範囲において規定さ
れる、接合分離を有する高電圧のための集積回路によっ
て達成される。

この発明の特徴および利点は、添付の図面においてただ
単に非制限的な例示のために示された、好ましい、しか
し排他的ではない、実施例の説明から明らかとなるであ
ろう。

接合分離を含む集積回路の部分を示す第１図が参照され
る。この図において、同じ参照数字によって、類似の部
分が示される以下のものにおいてのように、１は、Ｎ型
エピタキシャル層によって覆われるＰ型導電性を有する
サブストレートを示す。Ｐ＋型領域３は、図において示
される、エピタキシャルウェルまたは領域２の、図示さ
れない隣接するエピタキシャル領域からの接合分離のた
めに用いられる。ウェル２は、集積回路の構成要素に属
する、Ｎ＋型導電性を有する層４を収容する。半導体材
料本体１ないし４の表面上に、シリコン酸化物層５があ
り、メタライゼーション６（領域４と接触する）は、前
記層５上に延在し、分離領域３の上方を通過する。高電
位に設定された前記メタライゼーション６（図において
電圧子Ｖに接続されたコンタクトによって表わされる）
は、エピタキシャル層２と分離領域３との間の接合のま
わりに形成する空乏領域の形を変化させる。

前記空乏領域７は図において破線内に示された。

代わりに、第２図は、ブレークダウン電圧を増加させる
のを可能とする静電気のシールド（フィールドプレート
）が設けられた周知の回路を示す。

理解できるように、この場合、ポリシリコン領域９は酸
化物層５内に設けられている。フィールドプレートを形
成する前記領域９は接地に接続され、かつ、分離領域３
と接触する部分と、接合の上に横たわりかつ完全に酸化
物５内に埋込まれた領域とを有する。参照数字１０は、
接合のまわりの空乏領域を示し、それは、理解されるよ
うに、第１図に示される場合に関して変化される。領域
９は実際、メタライゼーション６の効果を「シールドし
」、こうしてブレークダウン電圧を増加させる。

第２図の周知の解決法のための、等電位線のおよび定係
数を有する電界線の分布の例が、第４ａ図および第４ｂ
歯において示され、それらから、述べられたように、約
４ミクロンの全体の酸化物の厚さを有する、シールド９
の端の部分に近い電位線の集まりまたは混雑が、表面上
にかなりのフィールドを誘導し、約３００Ｖ　（第４ｂ
図における電界線の値はＶ／ｃｍで示される）の電圧に
おける接合のブレークダウンを引き起こすということが
理解できる。

代わりに、第３図は、この発明に従う解決法の例を示す
。理解されるように、この発明に従うと、接合の上方の
ポリシリコンシールド９に加えて、Ｐ−型領域１５が設
けられ、それは半導体材料の本体の表面に沿って、およ
び、より正確にはエピタキシャルウェル２内に、分離領
域３からメタライゼーション６の下方の前記エピタキシ
ャルウェル２の内部に向かって延在する。前記領域１５
は、シールド９とともに、電位降下がその上に分布する
領域を延在させ、こうして早いブレークダウンを防ぐ。

この発明に従う解決法のための、等電位線のおよび定係
数を有する電界線の分布をそれぞれ示す第５ａ図および
第５ｂ図によって、この事実が指摘される。理解される
ように、高抵抗率拡散１５は、第４ａ図および第４ｂ図
に示される類似の分布に関して、より均一な電位線の分
布を可能にし、それゆえ、ポリシリコンシールド９の端
の部分の電界は大きく減少する。それゆえ、ブレークダ
ウン電圧は、この解決法によって、適切に領域９の寸法
を選ぶことによって、数１００ボルト上昇させられる。

この発明に従って分離を作ることは複雑な方法のステッ
プを必要としない。たとえば、Ｐ型サブストレートから
始めて、ホウ素が周知の態様で注入され、分離領域３の
下部（底部分離）を形成する。これにＮ型エピタキシャ
ル成長（リンのドーピングを伴う）が続き、層２を形成
する。それから、分離の上部（最上部分離）を設けるた
めに、さらにホウ素の注入が行なわれ、延在領域１５を
形成するためにマスキングが続く。それから、ホウ素の
Ｐ−注入（たとえば３−６Ｘ１０”　ｃｍ−２の投与量
、５０−１５０／ｕｍの長さに対して７０ｋｅＶの注入
エネルギで）が続く。それから、分離を拡散するために
加熱のステップが行なわれ、それから、シリコン酸化物
層、静電気シールド（フィールドプレート）およびメタ
ライゼーションを含む、装置のすべての他の領域が、得
られるべき回路に従って、周知の態様で製造される。

以上の説明から理解されるように、この発明は、意図さ
れたねらいおよび目的を十分に達成する。

実際、説明された解決法のおかげで、分離接合はより高
い電圧に耐えることができ、特に、分離接合の上方を通
過する表面のメタライゼーションは、ポリシリコン静電
気シールド（フィールドプレート）だけが存在する場合
に対して、より高い電圧を有することができる。

説明された方法はその上、非常に簡単でかつ信頼でき、
かつ複雑な方法のステップを必要とせず、それゆえ、完
成した集積回路のコストは周知の装置のそれに匹敵する
。

こうして着想されたこの発明は、多くの修正および変更
の余地があり、それらのすべてはこの発明の概念の範囲
内である。特に、例において、Ｎ型エピタキシャル層に
よっておよびＰ型分離によって形成された構造への参照
がなされたけれども、説明された解決法はまた、明らか
に、反対の導電性の型のエピタキシャル層および接合分
離を有する回路にも適用可能であるという事実が強調さ
れる。

さらに、すべての細部が、他の技術的に同等なものと置
換えられることができる。

いずれの請求項においても述べられた技術的な特徴にも
参照記号が添えられ、それらの参照記号は、特許請求の
範囲の明瞭さを増加させる唯一の目的のために含まれた
のであって、したがって、そのような参照記号は、その
ような参照記号によって例として識別された各々の要素
の範囲に対していかなる制限的な効果も持たない。

【図面の簡単な説明】

第１図は、高電位メタライゼーションによって覆われた
接合分離を有する集積回路を収容する半導体材料のウェ
ハを横切る横断面図であり、第２図は、周知の静電気の
シールドを有する電気回路の類似の断面図であり、 第３図は、この発明に従った集積回路の類似の断面図で
あり、 第４ａ図および第４ｂ図は、第２図の周知の回路のため
の、等電位線のおよび電界線の分布の図面であり、さら
に、 第５ａ図および第５ｂ図は、この発明に従った回路のた
めの、等電位線のおよび電界線（等しい電圧における）
の、分布の図面である。 図において、１はサブストレートであり、２はエピタキ
シャル領域であり、３は接合分離領域であり、５は電気
的絶縁層であり、６は電気導電形層であり、９はシール
ド構造である。 特許出願人　エッセ・ジ・エッセ・トムソン・ミクロエ
レクトロニクス・エッセ 、＝−／今６３

Claims (7)

【特許請求の範囲】
1. （１）接合分離を有する高電圧のための集積回路であっ
   て、第１の導電性の型を有する少なくとも１つのエピタ
   キシャル領域（２）と、前記エピタキシャル領域に隣接
   する少なくとも１つの接合分離領域（３）を含み、前記
   接合分離領域は、実質上第１のものと反対である第２の
   導電性の型を有しかつ前記エピタキシャル領域（２）と
   逆バイアスされた接合を形成し、前記エピタキシャルお
   よび分離領域は、前記接合の上に横たわる、ポリシリコ
   ンの少なくとも１つのシールド構造（９）を収容する電
   気的絶縁層（５）によって覆われており、さらに、部分
   的に前記接合の上方でありかつ高電位を有する前記絶縁
   層（５）の上方にさらに設けられかつ延在する、電気導
   電形層（６）を含むものにおいて、 前記第２の導電性の型を有し、前記分離領域（３）から
   前記エピタキシャル領域（２）の内部に延在する、少な
   くとも１つのさらなる領域（１５）をそれは含み、前記
   さらなる領域は、前記分離領域よりも低いレベルのドー
   ピング不純物を有することを特徴とする、接合分離を有
   する高電圧のための集積回路。
2. （２）前記さらなる領域（１５）が前記絶縁層（５）と
   平行に、そこと直接接触して延在することを特徴とする
   、請求項１に従う集積回路。
3. （３）前記さらなる領域（１５）が前記電気導電形層（
   ６）の下方の部分に延在することを特徴とする、請求項
   １に従う集積回路。
4. （４）前記第１の導電性の型はＮ型でありかつ前記第２
   の導電性の型はＰ型であることを特徴とする、請求項１
   に従う集積回路。
5. （５）前記さらなる領域（１５）のドーピング不純物の
   レベルが、１ないし９×１０＾１＾２ｃｍ＾−＾２の間
   に含まれることを特徴とする、請求項１に従う集積回路
   。
6. （６）集積回路のための分離接合であって、第１の導電
   性の型を有するエピタキシャル領域（２）によって、お
   よび、前記エピタキシャル領域に近接する接合分離領域
   （３）によって形成され、前記接合分離領域は、実質的
   に第１のものと反対である第２の導電性の型を有し、前
   記接合は、ポリシリコンの少なくとも１つのシールド構
   造（９）を収容する電気的絶縁層（５）によって覆われ
   るものにおいて、 前記第２の導電性の型を有しかつ前記分離領域（３）か
   ら前記エピタキシャル領域（２）の内部に延在する延在
   領域（１５）をそれが含み、前記さらなる領域は、前記
   分離領域よりも低いレベルのドーピング不純物を有する
   ことを特徴とする、集積回路のための分離接合。
7. （７）接合分離を有する高電圧集積回路を製造する方法
   であって、第１の導電性の型を有し、かつ、第１のもの
   と実質上反対である第２の導電性の型を有しかつ前記半
   導体本体と分離接合を形成する分離領域を収容する半導
   体本体内において、ドーピングイオンの種が、前記分離
   領域を延在させるために前記半導体本体に選択的に導入
   され、前記ドーピングイオンの種は前記第２の導電性の
   型を与えるが、前記分離領域よりも低いレベルのドーピ
   ング不純物を有し、前記選択的不純物導入のステップに
   続いて、前記半導体本体の上方に絶縁材料層を成長させ
   、および前記絶縁材料層の内部および前記接合の上方に
   多結晶性材料のシールド構造を形成するステップが少な
   くとも行なわれることを特徴とする、接合分離を有する
   高電圧集積回路を製造する方法。