JPH01311311A - バス制御装置 - Google Patents
バス制御装置Info
- Publication number
- JPH01311311A JPH01311311A JP63141626A JP14162688A JPH01311311A JP H01311311 A JPH01311311 A JP H01311311A JP 63141626 A JP63141626 A JP 63141626A JP 14162688 A JP14162688 A JP 14162688A JP H01311311 A JPH01311311 A JP H01311311A
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- JP
- Japan
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- cpu
- bus
- resistor
- signal
- pull
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000010586 diagram Methods 0.000 description 4
- 230000002457 bidirectional effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
Landscapes
- Logic Circuits (AREA)
- Dc Digital Transmission (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の目的］
（産業上の利用分野）
本発明は、コンピュータ等における好適なバス制御装置
に関する。
に関する。
（従来の技術）
従来、システムの回路において、第２図に示すようにバ
スに対してＣＰＵ、ＤＭＡ、各種Ｉ１０、ＭＥＭＯＲＹ
等が接続されている。バスは双方向性であり、通常はＣ
ＰＵにより管理されている。ＣＰＵがバスを管理してい
るときは、ＣＰＵから確定したデータがバスに送出され
るため、バスレベルは、確定している。一方、ＤＭＡが
動作するときは、ＤＭＡはバスの使用権利を得るため、
ＣＰＵに対してバス使用要求信号（ＨＯＬ Ｄ要求）を
出す。ＣＰＵは、この要求を受けて待機状態（ＨＯＬＤ
状態）となり、ＤＭＡに対して使用許可信号（）−ＩＬ
ＤＡ）を返す。ＤＭＡは、このＨＬＤＡを受けて動作を
開始するが、ＣＰＵがＨＯＬＤ状態になってから、実際
にＤＭＡが動作するまでの間、バスはフローティング状
態となる。バスがフローティング状態になると、バスに
接続されているＩＣに大きな電流がながれ、ＩＣが破壊
される恐れがある。そこで、第３図に示すように抵抗を
介して、Ｖ ＣＣまたはＧＮＤにプルアップまたはプル
ダウンしてバスを確定するようにしている。
スに対してＣＰＵ、ＤＭＡ、各種Ｉ１０、ＭＥＭＯＲＹ
等が接続されている。バスは双方向性であり、通常はＣ
ＰＵにより管理されている。ＣＰＵがバスを管理してい
るときは、ＣＰＵから確定したデータがバスに送出され
るため、バスレベルは、確定している。一方、ＤＭＡが
動作するときは、ＤＭＡはバスの使用権利を得るため、
ＣＰＵに対してバス使用要求信号（ＨＯＬ Ｄ要求）を
出す。ＣＰＵは、この要求を受けて待機状態（ＨＯＬＤ
状態）となり、ＤＭＡに対して使用許可信号（）−ＩＬ
ＤＡ）を返す。ＤＭＡは、このＨＬＤＡを受けて動作を
開始するが、ＣＰＵがＨＯＬＤ状態になってから、実際
にＤＭＡが動作するまでの間、バスはフローティング状
態となる。バスがフローティング状態になると、バスに
接続されているＩＣに大きな電流がながれ、ＩＣが破壊
される恐れがある。そこで、第３図に示すように抵抗を
介して、Ｖ ＣＣまたはＧＮＤにプルアップまたはプル
ダウンしてバスを確定するようにしている。
（発明が解決しようとする課題）
ところで上記従来の回路では、ＣＰＵによつてバスが管
理され、バスレベルが確定しているときにも、プルアッ
プ抵Ｉ六に電流が、荒れてしまい、消費電流が増えてし
まうという欠点があった。
理され、バスレベルが確定しているときにも、プルアッ
プ抵Ｉ六に電流が、荒れてしまい、消費電流が増えてし
まうという欠点があった。
本発明は、バスがフローティング状態となるＣＰＵがＨ
ＯＬＤ状態になっている間のみ、プルアップ抵抗に電流
を流してバスを確定させることにより消費１ＪＸＸ流を
減少させるバス制ｉ卸装置を提供することを目的とする
。
ＯＬＤ状態になっている間のみ、プルアップ抵抗に電流
を流してバスを確定させることにより消費１ＪＸＸ流を
減少させるバス制ｉ卸装置を提供することを目的とする
。
［発明の構成］
（課題を解決するための手段）
本発明のバス制御装置は、バスがフローティング状態と
なるＣＰＵがＨＯＬＤ状態になっている間のみ、プルア
ップ抵抗に電流を流してバスを確定させることにより消
費電流を減少させる構成としたものである。そのために
、本発明のバス制ｉ卸装置は、信号線のプルアップを行
う抵抗と供給電源とを接続する第１のスイッチング手段
と、ＣＰＵの動作状態を示す信号によりＯＮ、ＯＦＦを
行い、それにより、ＣＰＵが動作中の場合、前記第１の
スイッチング手段をＯＮＬ、ＣＰＵが待機中の場合、前
記第１のスイッチング手段をＯＦＦする第２のスイッチ
ング手段とから成る。
なるＣＰＵがＨＯＬＤ状態になっている間のみ、プルア
ップ抵抗に電流を流してバスを確定させることにより消
費電流を減少させる構成としたものである。そのために
、本発明のバス制ｉ卸装置は、信号線のプルアップを行
う抵抗と供給電源とを接続する第１のスイッチング手段
と、ＣＰＵの動作状態を示す信号によりＯＮ、ＯＦＦを
行い、それにより、ＣＰＵが動作中の場合、前記第１の
スイッチング手段をＯＮＬ、ＣＰＵが待機中の場合、前
記第１のスイッチング手段をＯＦＦする第２のスイッチ
ング手段とから成る。
（作用）
上記構成において、第１のスイッチング手段は、信号線
のプルアップを行う抵抗と供給電源とを接続する。第２
のスイッチング手段は、ＣＰＵの動作状態を示す信号に
よりＯＮ、ＯＦＦを行い、それにより、ＣＰＵが動作中
の場合、前記第１のスイッチング手段をＯＮし、ＣＰＵ
が待機中の場合、前記第１のスイッチング手段をＯＦＦ
する。
のプルアップを行う抵抗と供給電源とを接続する。第２
のスイッチング手段は、ＣＰＵの動作状態を示す信号に
よりＯＮ、ＯＦＦを行い、それにより、ＣＰＵが動作中
の場合、前記第１のスイッチング手段をＯＮし、ＣＰＵ
が待機中の場合、前記第１のスイッチング手段をＯＦＦ
する。
これにより、バスがフローティング状態となるＣＰＵｈ
（）ＩＯＬＤ状態になっている間のみ、プルアップ抵抗
に電流を流してバスを確定させることにより消費電流を
減少させることができる。
（）ＩＯＬＤ状態になっている間のみ、プルアップ抵抗
に電流を流してバスを確定させることにより消費電流を
減少させることができる。
（実施例）
以下、本発明の一実施例を図面を用いて説明する。第１
図は、本発明の一実施例を示す回路図である。図におい
て、１はシステム回路で与えられる供給電源Ｖｃｃ、２
．３はプルアップ抵抗に流れる電流を制御するトランジ
スタ、４はプルアップ抵抗、５はＣＰＬＩに接続される
アドレス及びデータバス、６はシステム全体を制御する
ｃｐｕ。
図は、本発明の一実施例を示す回路図である。図におい
て、１はシステム回路で与えられる供給電源Ｖｃｃ、２
．３はプルアップ抵抗に流れる電流を制御するトランジ
スタ、４はプルアップ抵抗、５はＣＰＬＩに接続される
アドレス及びデータバス、６はシステム全体を制御する
ｃｐｕ。
７はＣＰＵがＨＯＬＤ状態にあることを示すＨＯＬＤ信
号である。
号である。
次に、本発明実施例の動作について詳細に説明する。図
において、システム回路内のバスをＣＰＵ以外の要素、
例えば、［）ＭＡが使用する場合を考える。ＤＭＡは、
バスの使用権を１与るため、Ｃｐｕに対して）−１０Ｌ
Ｃ） ＲＥＱＵＥＳＴ信号を出す。ＣＰＵでは、この
信号を受けて、バスをＤＭＡに対して解放するため、Ｃ
ＰＵ自身はＨＯＬ［）状態になり、ＤＭＡに対してＨＬ
ＤＡ信号を返す。
において、システム回路内のバスをＣＰＵ以外の要素、
例えば、［）ＭＡが使用する場合を考える。ＤＭＡは、
バスの使用権を１与るため、Ｃｐｕに対して）−１０Ｌ
Ｃ） ＲＥＱＵＥＳＴ信号を出す。ＣＰＵでは、この
信号を受けて、バスをＤＭＡに対して解放するため、Ｃ
ＰＵ自身はＨＯＬ［）状態になり、ＤＭＡに対してＨＬ
ＤＡ信号を返す。
本発明は、このＨＬＤＡ信号を利用してプルアップ抵抗
４に流れる電流を制御する。ＨＬＤ八信へがアクティブ
になった時、トランジスタ３はＯＮ状態となる。これに
伴い、トランジスタ２がＯＮ状態となり、プルアップ抵
抗４に電流が流れてバスがプルアップされる。ＨＯＬＤ
信号がノンアクティブの時、トランジスタ３はＯＦＦ状
態となる。
４に流れる電流を制御する。ＨＬＤ八信へがアクティブ
になった時、トランジスタ３はＯＮ状態となる。これに
伴い、トランジスタ２がＯＮ状態となり、プルアップ抵
抗４に電流が流れてバスがプルアップされる。ＨＯＬＤ
信号がノンアクティブの時、トランジスタ３はＯＦＦ状
態となる。
このとき、トランジスタ２もＯＦＦ状態となり、Ｖｃｃ
ｌとプルアップ抵抗４は切離された状態となる。この状
態のとき、ＣＰＵはバスをＨｉｇｈ又はＬｏｗに制御す
る。
ｌとプルアップ抵抗４は切離された状態となる。この状
態のとき、ＣＰＵはバスをＨｉｇｈ又はＬｏｗに制御す
る。
このようにして、ＣＰＵがＨＯＬＤ状態の時にのみ、バ
スをプルアップすることにより、消費電流を減少させる
ことができる。
スをプルアップすることにより、消費電流を減少させる
ことができる。
［発明の効果〕
以上説明のように本発明によれば、ＣＰＵが）−１０１
Ｃ）状態になったときのみ、プルアップ抵抗に電流を流
すことでＣＰＵに接続されたバスを確定させることによ
り、これまでの常時プルアップ抵抗に電流を流す装置に
比べ、消費電流を減少させることができる。
Ｃ）状態になったときのみ、プルアップ抵抗に電流を流
すことでＣＰＵに接続されたバスを確定させることによ
り、これまでの常時プルアップ抵抗に電流を流す装置に
比べ、消費電流を減少させることができる。
第１図は本発明実施例を示す回路図、第２図はシステム
構成を示す図、第３図は従来例を示す回路図である。 １・・・供給電源Ｖｃｃ ２・・・トランジスタ ３・・・トランジスタ ４・・・プルアップ抵抗 ５・・・アドレス及びデータバス ６・・・ＣＰＬＩ ７・・・ＨＬＤＡ信号
構成を示す図、第３図は従来例を示す回路図である。 １・・・供給電源Ｖｃｃ ２・・・トランジスタ ３・・・トランジスタ ４・・・プルアップ抵抗 ５・・・アドレス及びデータバス ６・・・ＣＰＬＩ ７・・・ＨＬＤＡ信号
Claims (1)
- 一端が信号線に接続され、その信号線のプルアップを行
う抵抗と、この抵抗の別の一端とプルアップ電源とを接
続する第１のスイッチング手段と、ＣＰＵの動作状態を
示す信号により、ＣＰＵが動作中の場合、前記第１のス
イッチング手段を閉じ、ＣＰＵが待機中の場合、前記第
１のスイッチング手段を開放する第２のスイッチング手
段とを具備することを特徴とするバス制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63141626A JPH01311311A (ja) | 1988-06-10 | 1988-06-10 | バス制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63141626A JPH01311311A (ja) | 1988-06-10 | 1988-06-10 | バス制御装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01311311A true JPH01311311A (ja) | 1989-12-15 |
Family
ID=15296414
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63141626A Pending JPH01311311A (ja) | 1988-06-10 | 1988-06-10 | バス制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01311311A (ja) |
-
1988
- 1988-06-10 JP JP63141626A patent/JPH01311311A/ja active Pending
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