JPH01296829A - 直列制御装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、各種産業機械（プレス機械、各種ＮＣ機械
、ロボット等々）や無人搬送車などにおいて数多く用い
られるセンサ等の端末要素を集中管理する制御装置に間
し、特に該装置を、直接的にデータ入力対象端末（セン
サ）からの出力抽出を行なう多数のノードコントローラ
と、これらノードコントローラを統括管理するメインコ
ントローラとに分割するとともに、これらノードコント
ローラおよびメインコントローラをデジーチェーン状に
直列接続して、上記端末の集中管理を実現する直列制ｍ
装置の、信号伝送プロトコル並びにノードコントローラ
構成の具現に間する。

［従来の技術］ 例えばプレス機械にあって、同機械各部の状態を各種セ
ンサを通じて検出しつつ、その一連のプレス動作を電気
的に制御しようとした場合、必要とされるこれらセンサ
の数は膨大な数にのぼる。

また、これら多数のセンサの中には、そのセンサ出力抽
出に際しての同時性や関連性が要求される箇所も少なく
ない。そこで、上記センサの全てを集中的に管理しつつ
、都度必要とされる機械各部の状態検出や状態制御を統
括して行なうことのできる制御装置が導入されるに至っ
ている。

第１７図は、プレス機械等においてこうした統括制御を
実現する従来の制御装置について、その−例を示すもの
である。

この第１７図において、１０は、上記制御装置として対
象機械を統括的に制御するマシンコントローラ、２１〜
２ｎは、同機械内の各部に配された上記のセンサ、ＫＬ
は、これらマシンコントローラ１０およびセンサ２１〜
２ｎ間に配される信号線をそれぞれ示す。

すなわちこの第１７図に示す機械においては、マシンコ
ントローラ１０と各センサ２１〜２ｎとの間にそれぞれ
信号授受用の信号線を配して、例ばセンサ２１のセンサ
出力を欲する場合には、その該当する信号線を通じて同
センサ２１からのデータをマシンコントローラ１０に受
入してこれをモニタするようにしている。他のセンサの
センサ出力を欲する場合であっても同様である。

また第１８図は、同じく上述した統括制御を実現する従
来の制御装置の他の例を示すものである。

すなわち、この第１８図に示される装置においては、上
記のマシンコントローラ１０と各センサ２１〜２ｎとの
間にｍ（１（ｍ＜ｎ＞の中継コントローラ３１〜３ｍを
配し、これら中継コントローラ３１〜３ｍの各々にて、
いくつかずっのセンサ出力を中継処理するようにしてい
る。この場合であっても、マシンコントローラと中継コ
ントローラとの間で信号授受のための必要情報の交換が
行なわれる以外、センサ出力についての基本的な管理（
モニタ）態様は、先の第１７図に示した例と同様である
。

〔発明が解決しようとする課題〕

例えば、第１７図に示した装置では、１つのマシンコン
トローラと多数のセンサとの間にそれぞれ各別の信号線
を配設して上記センサ出力モニタのための信号授受を行
なっていたことから、これら多数のセンサのセンサ出力
を集中管理する上記マシンコントローラには自と非常に
多くの信号線が配されることとなる。

このため、このマシンコントローラと各センサとの接続
が困難であるばかりか、誤配線の原因ともなり、またさ
らには、これら信号線の束が体積的にかさばるとともに
重量も非常に大きなものとなり、その取り扱いが著しく
不便なものとなっていた。

また、第１８図に示した＠置では、上述したマシンコン
トローラへの信号線の配線数については削減することが
でき、また全体としての配線数も短縮することはできる
ものの、全体の信号線配線本数自体は根本的に減少する
ことはない。

したがって、この第１８図に示した構成を用いる場合で
あっても、上記の本質的な問題は解消されない。

この発明は、こうした実情に鑑みてなされたものであり
、集中管理すべきセンサ等の端末要素の数がいかに多数
に及ぼうとも、またこれらセンサによる状態検出にいか
に同時性や関連性が要求されようとも、前記配線数を大
幅に削減して、これら端末要素の合理的かつ高能率な運
用を保証する制ｔＩｌ装置を提供することを目的とする
。

〔課題を解決するための手段〕

この発明では、データ入力対象となる端末（例えばセン
サ）の多数と１つの制卸手段との間で信号の授受を実行
するに、前記端末に対応して、その１乃至複数をそれぞ
れ管理単位とした端末からの出力データの受入を直接的
に実行する第１〜第ｎの複数のノードコントローラを設
け、また前記側部手段に対応して、前記端末を統括管理
するメインコントローラを設けて、これら第１〜第ｎの
ノードコントローラとメインコントローラとを各々信号
線を介してデジーチェーン状に直列接続するとともに、
主局とする先頭の第１のノードコントローラから発する
発するフレーム信号の、従局とするその後段の第２〜第
ｎのノードコントローラ、および前記メインコントロー
ラへの順次の伝播に伴なって、各ノードコントローラに
受入される端末データの該フレーム信号への取り込みを
行なうようにする。そしてこの際、前記主局ノードコン
トローラは、前記フレーム信号の１フレーム中に、前記
端末データの先頭位置を示すだめの識別コードと、自ら
の受入端末データと、を少なくとも付加してこれを送出
し、前記従局ノードコントローラは、フレーム信号に含
まれる前記識別コードの認識に基づいて、各自らの受入
端末データの該フレーム信号への付加を行なうようにす
る。

〔作用〕

こうした制ａ装置構成、並びに信号授受に関してのプロ
トコルを用いることにより、前記メインコントローラと
各端末（正確には各ノードコントローラ）との接続は、
各々その出力線と入力線との２本の信号線（上記の直列
接続によって実質的には各１本となり、また主局ノード
コントローラの入力線は排除される）のみによって実現
れさるようになる。

また、メインコントローラでは、前記端末との間で信号
（データ）の授受を行なうに、自らは何らのアクション
も起こす必要はなく、これに直列接続された各ノードコ
ントローラのうちの先頭のノードコントローラから、上
記のフレーム信号が送出されることで、該フレーム信号
と各ノードコントローラとの間における上述した取り決
めに基づき、その管理対象となる全ての端末についての
データが、自動的に、しかも高能率に該メインコントロ
ーラに入力されるようになる。

〔実施例〕

第１図に、この発明にかかる直列制御装置の基本となる
構成を示す。

この第１図において、１０は、プレス等の適用対象機械
を統括的に制御する前述したマシンコントローラ、２１
〜２ｎは、同機械の各部に配された多数のセンサについ
て、これが第１〜第ｎグループにグループ分けされたセ
ンサ群、３０は、該実施例直列制御装置のセンサデータ
収集手段として上記マシンコントローラ１０に配される
メインコントローラ、４１〜４ｎは、同直列制御装置の
データ中継手段として、当該制御系の各ノード毎に、上
記センサ群２１〜２ｎに各対応して配されて、これらを
直接的に管理するノードコントローラである。上記のメ
インコントローラ３０とこれらノードコントローラ４１
〜４ｎとは、基本的には同第１図に示される態様で、適
宜の信号線を介してデジーチェーン状に直列接続される
。

すなわちこの直列制御装置では、主局とする、または主
局となる先頭のノードコントローラ４１から、センサデ
ータ収集のための所定の形態を有し、かつその管理対象
となるセンサ群のデータが付加されたフレーム信号（信
号８１）を送出し、このフレーム信号の、各信号線を介
した［ノードコントローラ４２→・・・ノードコントロ
ーラ４ｎ→メインコントローラ３０」といった順次の伝
播に伴なって、これら各ノードコントローラの管理対象
となるセンサ群データの該フレーム信号への取り込みを
実現するようにしている。この結果、信号Ｓ１として主
局ノードコントローラ４１から発せられた上記のフレー
ム信号が、信号３ｎとして上記メインコントローラ３ｏ
に伝達されるときには、管理対象となる全てのセンサの
センサデータが、各対応するノードコントローラを通じ
て同フレーム信号に取り込まれるようになる。この間、
各ノードコントローラでは、各々管理対象となるセンサ
群のセンサ出力を常時に取り込んで、上記フレーム信号
を送出する毎に（主局）、若しくは同フレーム信号が到
来する毎に（従局）、この取り込んだセンサ出力を、所
定態様のデータとして該フレーム信号の所定位置に付加
するよう動作する。

なお、上記においては、より一般的な態様として、セン
サがいくつかずつにグループ分けされ、群として各ノー
ドコントローラに管理されるとしたが、これらセンサが
各々単体で１つのノードコントローラに管理されること
もある。

次に、第２図を参照して、この発明にかかる直列制御装
置に採用される信号授受手法、すなわち信号伝送に際し
てのプロトコルについて説明する。

第２図に示す各信号フレームにおいて、ｒｓＴＪ　、ｒ
ＤＪ　、ｒＤｑＪ　、ｒｓＰＪ　、およびｒＥＲＲＪと
は、それぞれ ＳＴ：入力されるデータの列の先頭位置を示すために、
所定の論理構造をもつビット列として、同フレームに予
め付加されるスタートコード。

Ｄ　＝上記入力されるデータの列。

Ｄｑ：第０番目のノードコントローラを介して同フレー
ムに取り込まれる第０番目の入力データ（列）。

ＳＰ：同フレーム中に取り込まれるデータ列の終端位置
を示すために、上記のｒｓＴＪとは異なる所定の論理構
造をもつビット列として、主局ノードコントローラから
同フレームに予め付加されるストップコード。

ＥＲＲｒフレーム信号伝送中におけるデータエラーに関
して各々次段コントローラにその適宜な処理を促すため
の所定ビット列からなるコード、すなわちエラー処理コ
ード。ここでは主に、フレーム信号伝送中におけるデー
タエラー発生の有無をチエツクするためのコードとして
、各々次段に伝送するデータ列内容に基づきノードの各
コントローラが自ら生成付加するエラーチエツクコード
を想定する。

であり、以下に、該直列制御装置において実施される各
種のプロトコルについて、その詳細を列記する。

ここでは便宜上、第１番目のノードコントローラ４１か
ら数えて第０番目にあるノードコントローラ４ｑにおい
て実施されるデータ授受態様を例にとって、各々その必
要とされるノードコントローラ構造を述べる。

（ａ）　　前記直列制御ｌｌｌ装置構成において、主局
ノードコントローラ４１からｒｓＴＪ、ｒｓＰＪおよび
ｒＥＲＲＪのみが出力される場合に、入力されるフレー
ム信号の少なくともｒｓＴＪを検知して、その直後に自
らの入力データ若しくは入力データ列であるｒＤｑＪを
付加するよう、ノードコントローラ構造を決定する手法
（第２図（ａ）参照）。この場合、ｒＤＪは、「ＳＴ」
に引き続き、順に後段のノードコントローラからのデー
タが取り込まれる。

（ｂ）　　同じく前記の構成において、主局ノードコン
トローラ４１からｒｓＴＪ、ｒｓＰＪおよびｒＥＲＲＪ
のみが出力される場合に、入力されるフレーム信号の少
なくともｒｓＰＪを検知して、その直前に自らの入力デ
ータ若しくは入力データ列であるｒＤＧＪを付加するよ
う、ノードコントローラ構造を決定する手法（第２図（
ｂ）参照）。この場合、ｒＤＪは、ｒｓＰＪの直前に、
順に後段のノードコントローラからのデータが取り込ま
れる。

この直列制御装置においては、基本的に、以上（ａ）お
よび（ｂ）として示した２種のプロトコルのうちのいず
れか１つが選択的に採用される。これらいずれのプロト
コルが採用される場合であっても、該直列制御装置を構
成する主局および従局の各ノードコントローラとの間で
の、都度必要とされるデータ授受、並びに該収集データ
のメインコントローラへの伝達は良好に達成される。実
用上は、プレス等の適用対象機械の一連の動作を円滑に
制御し得る十分に短い時間周期をもって、こうした主局
ノードコントローラと各従局ノードコントローラとの間
でのデータ授受、およびメインコントローラへのデータ
伝送が繰り返し実行される。

なおここでは、前記センサとして、１ビツトの信号を論
理値“１”または０″として出力するオン−オフセンサ
を想定している。こうした都合上、該実施例では、前記
ｒｓ’ＴＪおよびＩｓ　ＰＪが、例えば次表第１表に示
すような論理構造をもって構成される場合には、これら
センサデータやアクチュエータ制御データに関するフレ
ーム信号への搭載データ（前記ｒＤＪ　、ｒＤｑＪ　）
を例えば第２表のように構成して、これらデータがいか
なる態様で列化されても、前記「８丁」およびｒｓＰＪ
の識別が的確になるようにしている。

第１表 第２表 なお、ｒｓＴＪおよび「ＳＰ」の構造が第１表のようで
ある場合には、オンデータ（論理値゛′１”のデータ）
の連続する数が「６」未満（前段ノードコントローラの
出力に関しては「５」未満）となる場合に限って、上記
フレーム搭載データとしても、実データと同様「１」ま
たは「０」の１ビツトのデータを用いるようにすること
もできる。

また、前記ｒＥＲＲＪとしては、例えば１６ビツト程度
の固定長さのコード（内容はその都度のデータ列内容に
応じて変わる）が用意される。

次に、第１図に示した直列制１ｌｌｌ装置の各ノードコ
ントローラ４１〜４ｎに対して採用し得る前述した主局
および従局の指定手法について説明する。

該指定手法としての各種態様を以下に列記する。

（イ）　主局および従局共に同一の構成とする場合であ
って、これらノードコントローラの全てに共通にスイッ
チ等の切替手段を設け、該切替手段の予め切替操作を通
じて手動的に任意に主局あるいは従局指定する方法。

（Ｄ）　　主局および従局共に同一の構成とする場合で
あって、これらノードコントローラの全てに共通に、自
段と前段との間の接続の有無を検知する接続検知手段を
設け、該検知手段の検知態様に基づいて自動的に主局あ
るいは従局判断させる方法。この場合各ノードコントロ
ーラは、上記接続検知手段が「接続無し」の旨検知した
とき「主局」として動作し、同検知手段が「接続有り」
の旨検知したとき「従局」として動作する。

この方法は、信号線（接続線）断線等の事故発生時にも
有効である。

（ハ）　主８および従局の構成を積極的に異ならしめる
場合であって、デジーチェーン接続の先頭に置かれるノ
ードコントローラについては上記（イ）の方法を採用し
、それ以外のノードコントローラについては上記（ロ）
の方法を採用して、主局あるいは従局指定する（判断さ
せる）方法。この方法は特に、信号線の断線対策として
有効である。

（ニ）　主局および従局の構成を積極的に異ならしめる
場合であって、デジーチェーン接続の先頭に置かれるノ
ードコントローラにっいては上記（ロ）の方法を採用し
、それ以外のノードコントローラについては上記（イ）
の方法を採用して、主局あるいは従局指定する方法。こ
の方法は特に、例えばマシンコントローラ１０（第１図
）による！！ｉ１Ｊ御規模が可変であって、主局位置も
これに伴ない設定変更されるようなシステムに対して有
効である。

（ホ）　主局および従局の構成を積極的に異ならしめる
場合であって、デジーチェーン接続の先頭に置かれるノ
ードコントローラについては「主局」専用の構成とし、
それ以外のノードコントローラについては全て「従局」
専用の構成とする方法。

（へ）　主局および従局の構成を積極的に異ならしめる
場合であって、デジーチェーン接続の先頭に置かれるノ
ードコントローラについては「主局」専用の構成とし、
それ以外のノードコントローラについては上記（イ）の
方法を採用して、従局（あるいは主局）指定する方法。

（ト）　主局および従局の構成を積極的に異ならしめる
場合であって、デジーチェーン接続の先頭に置かれるノ
ードコントローラについては「主局」専用の構成とし、
それ以外のノードコントローラについては上記（ロ）の
方法を採用して、従局（あるいは主局）判断させる方法
。

（チ）　主局および従局の構成を積極的に異ならしめる
場合であって、デジーチェーン接続の先頭に置かれるノ
ードコントローラについては上記（イ）の方法を採用し
て主局あるいは従局指定し、それ以外のノードコントロ
ーラについては全て「従局」専用の構成とする方法。

（す）　主局および従局の構成を積極的に異ならしめる
場合であって、デジーチェーン接続の先頭に置かれるノ
ードコントローラについては上記（ロ）の方法を採用し
て主局あるいは従局判断させ、それ以外のノードコント
ローラについては全て「従局」専用の構成とする方法。

上記（チ）および（す）の方法は特に、該直列制６０装
置が、データ出力対象端末（例えばアクチュエータ）を
も併せ管理するノードコントローラ、あるいは同データ
出力対象端末のみを管理するノードコントローラなどと
共にメインコントローラ３０に環状に直列接続される構
成となる可能性が有るような場合に有効である。

以上、（イ）〜（す）の方法によって指定または判断さ
れる全ての「従局」について、前述した（ａ）あるいは
（ｂ）によるプロトコルが適用される。

第３図は、第１図に示される構成を有する直列制御装置
にあって、先のプロトコル（ａ）を採用する場合に、前
記（イ）の方法における主・従局、または前記（ハ）の
方法における主局、または前記（ニ）の方法における従
局、または前記（へ）の方法における従局（若しくは主
局）、または前記（チ）の方法における主局（若しくは
従局）、にそれぞれ適用して好適なノードコントローラ
構成の一例を示したものである。

第１番目のノードコントローラ４１から数えて第９番目
（ｑ＝１〜ｎ）にあたるとするこのノードコントローラ
４ｑは、同第３図に示されるように、ａ＝２〜ｎであっ
た場合に前段のノードコントローラ４（Ｑ−１）から例
えば適宜に変調されて伝送されるとするフレーム信号を
入力してこれを所要の形態に復調する入力回路４０１と
、この復調されたフレーム信号から例えば第１表に示し
たような論理構造をもつ前記のｒｓＴＪを検出するＳＴ
検出回路４０２と、同フレーム信号からこれも例えば第
１表に示したような論理ｖ４造をもつ前記のｒｓＰＪを
検出する第１および第２の２つのＳＰ検出回路４０３ａ
および４０３ｂと、同フレーム信号に含まれる前記のｒ
ＥＲＲＪに基づき前段ノードコントローラ４（ｑ−１）
からの伝送信号についてのエラー発生の有無を検知する
エラーチエツク回路４０４と、当該ノードコントローラ
４ｑが管理するセンサ群２ｑに関して、ｉ＝センサの数 ｊ＝センサ１個当りについてのデータビット数（第２表
参照） であるとき、入力されるフレーム信号（ここでは上記入
力回路４０１の出力）を（ｉ×ｊ）ビットだけシフトす
る（ｉ×ｊ）ビットシフト回路４０５と、ｑ＝１である
場合に、自ら管理するセンサデータに基づいて前記ｒＥ
ＲＲＪを生成出力し、またＱ＝２〜ｎである場合に、入
力フレーム信号中のデータ列（ｒＤＪ　）に基づいて前
記ｒＥＲＲＪの新たなコードであるｒＥＲＲ’　Ｊを生
成出力するとともに、これに入力されるフレーム信号か
ら前記ｒｓＰＪを検出して、その後ｒＥＲＲＪ若しくは
ｒＥＲＲ’　Ｊのビット時間後にＥＲＲ若しくはＥＲＲ
’送出完了信号を出力するＥＲＲ’　　（ＥＲＲ）生成
回路４０６と、当該ノードコントローラ４ｑとしての出
力フレーム信号Ｓｑを所要に変調して次段ノードコント
ローラ４（ｑ＋１＞へ送出する出力回路４０７と、コー
ド検出出力（ここではＳＴ検出回路４０２によるｒｓＴ
Ｊ検出出検出出力量入してこれを（ｉ　Ｘ　ｊ　、）ビ
ット分だけ遅延出力する（ｉ×ｊ）ビット遅延回路４０
８と、同じくコード検出出力（ここでは第１ＳＰ検出回
路４０３ａによるｒｓＰＪ検出出力）を受入してこれを
前記ｒＥＲＲＪのビット時間である’　ＥＲＲ分だけ遅
延出力するＴＥＲＲ遅延回路４０９と、スイッチ回路Ｓ
ＷＯが「オン」操作されてそのイネーブル端子ＥＮに加
えられる信号の論理レベルが“１″となっていることを
条件に能動となって、所定のタイミング信号Ｂ、Ｃ，Ｄ
およびＥを後述の第５図（ｄ）に示される態様で所定の
インターバル周期をもって出力する例えばタイマ等から
なるシーケンサ４１０と、所定信号（ここではシーケン
サ４１０のタイミング信号ＣまたはｆｓＴＪ検出出力Ｆ
）の印加に基づきセンサ群２ｑから加えられるセンサ出
力を先の第２表に例示した如くの「フレーム搭載データ
」に変換してこれを出力するデータ生成回路４１１と、
シーケンサ４１０からのタイミング信号Ｂの印加に基づ
き第１表に例示した如くの前記ｒｓＴＪを生成出力する
ＳＴ生成回路４１２と、シーケンサ４１０からのタイミ
ング信号りの印加に基づき同第１表に例示した如くの前
記ｌ５ＰＪを生成出力するＳＰ生成回路４１３と、上記
スイッチ回路ＳＷＯの出力Ａ１シーケンサ４１０の出力
タイミング信号Ｂ−Ｅ。

ＳＴ検出回路４０２によるｒｓＴＪ検出出検出出力量Ｘ
ｊ）ビット遅延回路４０８の遅延出力Ｇ。

ＴＥＲＲ遅延回路４０９の遅延出力Ｈ１第第１ＳＰ検出
路４０３ｂによるｒｓＰＪ検出出力１．ＥＲＲ’　　（
ＥＲＲ）生成回路４０６のＥＲＲ’　　（ＥＲＲ）送出
完了信号Ｊ１およびエラーチエツク回路４０４によるエ
ラーチエツク完了信号に１をそれぞれ受入して、同ノー
ドコントローラ４ｑ内部の第１〜第５のスイッチ回路（
実際には論理ゲート等によって構成される）ＳＷｌ　１
〜５Ｗ１５の切替制御を行なう内部コントローラ４１４
と、をそれぞれ具えて構成される。

なお、このノードコントローラ４ｑにおいて、上記入力
回路４０１は、各コントローラ間の信号授受がメタルケ
ーブル（ツイストペアケーブルや同軸ケーブル等々）を
介して電気的に行なわれる場合には、インピーダンスマ
ツチング回路、入力アンプ、復調回路等を有した構成と
なり、同信号授受が光ファイバを介して光学的に行なわ
れる場合には、光−電気変換器および復調回路（マンチ
ェスター復調回路あるいはＣＭＩ復調回路等）を有した
構成となる。

他方、上記出力回路４０７も、各コントローラ間の信号
授受が、上記の如く電気的に行なわれる場合には、変調
回路やドライバ回路を有した構成となり、光学的に行な
われる場合には、変調回路や電気−光変換器を有した構
成となる。

また、上記エラーチエツク回路４０４は、ＣＲＣチエツ
ク方式や垂直水平パリティチエツク方式等により前記の
エラーチエツクを行なう周知の回路である。

第４図は、この第３図に示したノードコントローラ４ｑ
における上記内部コントローラ４１４の入出力論理を示
す図表であり（内部コントローラはこうした図表に示さ
れる入出力特性をもってその制ｗＪ論理が予め組まれた
回路）、該内部コントローラ４１４による同第４図に示
す如くのスイッチ回路切替制御により、同ノードコント
ローラ４ｑは、上記スイッチ回路ＳＷＯの切替操作態様
に応じて、第５図あるいは第６図に示す態様をもって動
作するようになる。

第５図は、上記スイッチ回路ＳＷＯが「オン」とされて
、すなわちシーケンサ４１０に対するイネーブル信号の
論理レベルが１”とされて、該ノードコントローラ４ｑ
が前記「主局」として動作する場合の動作態様を示し、
また第６図は、同スイッチ回路ＳＷＯが「オフ」とされ
て、すなわちシーケンサ４１０に対するイネーブル信号
の論理レベルが“０”とされて、同ノードコントローラ
４ｑが前記「従局」として動作する場合の動作態様を示
す。

特に第６図においては、斜線で示す部分が、「従局」と
して動作する場合に、次段ノードコントローラ４（ｑ＋
１）への伝送フレーム信号を構成する要素として、各々
選択出力される部分を示している。

これら第５図および第６図から明らかなように、第３図
に示したノードコントローラでは、「主局」として動作
する場合には、シーケンサ４１０の出力タイミング信号
Ｂ−ＥおよびＥＲＲ送出送出完了信号基づいて、ｒｓＴ
Ｊ、ｒＤ（Ｄｌ）Ｊ。

ｒｓＰＪおよびｒＥＲＲＪからなるフレーム信号を所定
のインターバル周期をもって生成出力し、また「従局」
として動作する場合には、その都度入力されるフレーム
信号の主に前記ｒｓＴＪおよびｒｓＰＪの検出に基づく
信号Ｆ〜Ｊの発生タイミングに応じて、当該センサデー
タｒＤＱ　Ｊのフレーム信号への取り込み、特に前記プ
ロトコル（ａ）によるｒｓＴＪ直後への取り込みを実現
している。

なお、説明の便宜上、第３図〜第６図での図示は省略し
たが、エラーチエツク回路４０４にてエラーの発生が検
知された場合には、ＥＲＲ’生成回路４０６、あるいは
別途の回路を通じて、その旨示す適宜のコードがＥＲＲ
’　として、あるいは別途のコードとして、上記出力さ
れるフレーム信号に付加される。この場合は通常、入力
フレーム信号からこの新たに付加されるコード部分の存
在を検出するための回路も更に具えられることとなる。

第７図は、同じく第１図に示される構成を有する直列制
御装置にあって、前記プロトコル（ｂ）を採用する場合
に、前記（イ）の方法における主・従局、または前記（
ハ）の方法における主局、または前記（ニ）の方法にお
ける従局、または前記（へ）の方法における従局（若し
くは主局）、または前記（チ）の方法における主局（若
しくは従局）、にそれぞれ適用して好適なノードコント
ローラ構成の一例を示したものである。

なおこの第７図において、先の第３図に示した回路要素
と同一の回路要素にはそれぞれ同一の符号を付して示し
ており、これら回路要素についての重複する説明は省略
する（後述する第１１図以降の説明においても同様とす
る）。

さて、ここでも第６番目にあるとするこのノードコント
ローラ４ｑは、同第７図に示されるように、前記入力回
路４０１．ＳＴ検出回路４０２、ＳＰ検出回路４０３、
エラーチエツク回路４０４、（ｉ×ｊ）ビットシフト回
路４０５、ＥＲＲ’（ＥＲＲ）生成回路４０６、出力回
路４０７、（ｉＸｊ）ビット遅延１回路４０８、シーケ
ンサ４１０、データ生成回路４１１、ＳＴ生成回路４１
２、およびＳＰ生成回路４１３に加えて、入力されるフ
レーム信号（ここでは入力回路４０１の出力）を前記ｌ
５ＰＪのビット時間であるＴ８゜たけシフトするＴ８．
シフト回路４１５と、コード検出出力（ここではＳＰ検
出回路４０３によるｌ５ＰＪ検出出力Ｇ）を受入してこ
れを（ｉ×ｊ＋Ｔ、、）だけ遅延出力する（　ｌ　Ｘ　
Ｊ　＋　ＴＳＰ）　”１１延回路４１６と、同じくコー
ド検出出力〈ここでは同様のｒｓＰＪ検出出検出出力量
入してこれを（Ｔ＋Ｔ）だけ遅延出力する（ＴＳ、＋Ｓ
Ｐ　　　　ＥＲＲ ＴＥＲＲ）　”延回路４１７と、上記スイッチ回路ＳＷ
Ｏの出力Ａ１シーケンサ４１０の出力タイミング信号Ｂ
〜Ｅ、ＳＴ検出回路４０２によるｒｓＴＪ検出出力Ｆ、
ＳＰ検出回路４０３によるｌ５ＰＪ検出出力Ｇ、（ｉＸ
ｊ）ビット遅延回路４０８の遅延出力Ｈ１（ｉ　Ｘ　Ｊ
　＋　Ｔ３ｐ）遅延回路４１６の遅延出力■（Ｔ８．＋
ＴＥＲＲ）遅延回路４１７の遅延出力Ｊ、ＥＲＲ’　　
（ＥＲＲ）生成回路４０６のＥＲＲ’　　（ＥＲＲ）送
出完了信号に１およびエラーチエツク回路４０４による
エラーチエツク完了信号し、をそれぞれ受入して、同ノ
ードコントローラ４ｑ内部の第１〜第５のスイッチ回路
５Ｗ２１〜５Ｗ２５の切替制御を行なう内部コントロー
ラ４１８と、をそれぞれ具えて構成される。

第８図は、第７図に示したノードコントローラ４ｑにお
ける上記内部コントローラ４１８の入出力論理を示す図
表であり、該内部コントローラ４１８による同第８図に
示す如くのスイッチ回路切替制御により、このノードコ
ントローラ４ｑは、上記スイッチ回路ＳＷＯの切替操作
態様に応じて、第９図あるいは第１０図に示す態様をも
って動作するようになる。

第９図は、上記スイッチ回路ＳＷＯが「オン」とされて
、すなわちシーケンサ４１０に対するイネーブル信号の
論理レベルが“１”とされて、該ノードコントローラ４
ｑが前記「主局」として動作する場合の動作態様を示し
、また第１０図は、同スイッチ回路ＳＷＯが「オフ］と
されて、すなわちシーケンサ４１０に対するイネーブル
信号の論理レベルが“Ｏｎとされて、同ノードコントロ
ーラ４ｑが前記「従局」として動作する場合の動作態様
を示す。

特に第１０図においては、斜線で示す部分が、「従局」
として動作する場合に、次段ノードコントローラ４（Ｑ
＋１）への伝送フレーム信号を構成する要素として、各
々選択出力される部分を示している。

これら第９図および第１０図から明らかなように、第７
図に示したノードコントローラでは、「主局」として動
作する場合には、先の第３図に示したノードコントロー
ラと同様、シーケンサ４１０の出力タイミング信号Ｂ〜
ＥおよびＥＲＲ送出送出完了信号基づいて、ｒｓＴＪ、
ｒＤ（ＤＩ）Ｊ、ｒｓＰＪおよびｒＥＲＲＪからなるフ
レーム信号を所定のインターバル周期をもって生成出力
し、また「従局」として動作する場合には、その都度入
力されるフレーム信号の主に前記ｒｓＴＪおよびｒｓＰ
Ｊの検出に基づく信号Ｆ〜にの発生タイミングに応じて
、当該センサデータｒＤｑｊのフレーム信号への取り込
み、特に前記プロトコル（ｂ）によるｒｓＰＪ直前への
取り込みを実現している。

第１１図は、第１図に示される構成を有する直列制御装
置にあって、前記プロトコル（ａ）を採用する場合に、
前記（ロ）の方法の方法における主・従局、または前記
（ハ）の方法における従局、または前記（ニ）の方法に
おける主局、または前記（ト）の方法における従局（若
しくは主局）、または前記（す）の方法における主局（
若しくは従局）、にそれぞれ適用して好適なノードコン
トローラ構成の一例を示したものである。

ここでも、第ｑ′ａ目にあるとするこのノードコントロ
ーラ４ｑは、同第１１図に示されるように、前記入力回
路４０１、ＳＴ検出回路４０２、第１および第２ＳＰ検
出回路４０３ａおよび４０３ｂ。

エラーチエツク回路４０４、（ｉＸｊ）ビットシフト回
路４０５、ＥＲＲ’　　（ＥＲＲ）生成回路４０６、出
力回路４０７０、（ｉ×ｊ）ビット遅延回路４０８、”
　ＥＲＲ遅延回路４０９、データ生成回路４１１、ＳＴ
生成回路４１２、およびＳＰ生成回路４１３に加えて、
計時用の所定周期りＯツク信号を発生するクロック発振
器４１９と、この発生されるクロック信号に基づき計数
動作を行ない、ＳＴ検出回路４０２によるｒｓＴＪ検出
出力ＦまたはＥＲＲ’　　（ＥＲＲ）生成回路４０６の
ＥＲＲ’　　（ＥＲＲ）送出完了信号Ｊがオアゲート４
２１を介して印加される毎にこの計数内容がリセットさ
れるカウンタ４２０と、このカウンタ４２０の計数値に
対応して自段ノードコントローラ４ｑと前段ノードコン
トローラ４（ｑ−１）との間の信号線の接続の有無が検
知できる値、すなわち前記フレーム信号のインターバル
周期からみたフレーム信号送出かう次のフレーム信号到
来までの予定時間に対応した値（好ましくは、後段のノ
ードコントローラへいく程、前記ｒｓＴＪのビット時間
以上の時間に対応した値が順次加算された値）が予設定
される設定器４２２と、これらカウンタ４２０の計数値
および設定器４２２への設定値を比較して、カウンタ計
数値が設定値を超える間論理レベル“１″となり、それ
以外の条件では論理レベル“０″となる比較信号Ａを出
力する比較器４２３と、イネーブル端子ＥＮに加えられ
るこの比較信号Ａが論理レベル“１″にあることを条件
に能動となって、所定のタイミング信号Ｂ、Ｃ，Ｄおよ
びＥを出力する（後述する第１３図（ａ）および（ｄ）
参照）例えばタイマ等からなるシーケンサ４１０′と、
上記比較器４２３の比較信号Ａ、シーケンサ４１０′の
出力タイミング信号Ｂ〜Ｅ、ＳＴ検出回路４０２による
ｒｓＴＪ検出出力Ｆ、（ｉ×ｊ＞ビット遅延回路４０８
の遅延出力Ｇ”ＥＲＲ遅延回路４０９の遅延出力Ｈ１第
２ＳＰ検出回路４０３ｂによるｒｓＰＪ検出出力１ＥＲ
Ｒ’　　（ＥＲＲ）生成回路４０６のＥＲＲ’　　（Ｅ
ＲＲ）送出完了信号Ｊ、およびエラーチエツク回路４０
４によるエラーチエツク完了信号に１をそれぞれ受入し
て、同ノードコントローラ４ｑ内部の第１〜第５のスイ
ッチ回路５Ｗ３１〜５Ｗ３５の切替制御を行なう内部コ
ントローラ４２４と、をそれぞれ具えて構成される。

第１２図は、第１１図に示したノードコントローラ４ｑ
における上記内部コントローラ４２４の入出力論理を示
す図表であり、該内部コントローラ４２４による同第１
２図に示す如くのスイッチ回路切替制御により、このノ
ードコントローラ４ｑは、上記比較器４２３の比較信号
Ａに応じて、第１３図に示す態様をもって動作するよう
になる。

この第１３図においては、同ノードコントローラ４ｑが
、初め「従局」にあり、その後自段と前段との間の信号
１ｌＡＩ！Ｆｉ線あるいは除線等を自動的に検知、判断
して、「主局」に切り換わった場合、の動作態様につい
て示している。

該ノードコントローラ４ｑは、「従局」である旨判断し
た場合、同第１３図の時間的に前半部分に示す動作のみ
を繰り返し実行し、「主局」である旨判断した場合、同
第１３図の時間的に後半部分に示す動作のみを繰り返し
実行する。

この第１３図から明らかなように、当該ノードコントロ
ーラの「主局」機能としてのフレーム信号送出にかかる
インターバル周期は、同フレーム信号のフレーム長と上
記設定器４２２に各々予設定される設定値とによって決
定される。また、同ノードコントローラの「従局」とし
ての動作は、先の第３図に示したノードコントローラの
「従局」動作と同様である。

第１４図は、同じく第１図に示される構成を有する直列
制御ｌ装ばにあって、前記プロトコル（ｂ）を採用する
場合に、前記（ロ）の方法の方法における主・従局、ま
たは前記〈ハ）の方法における従局、または前記（ニ）
の方法における主局、または前記（ト）方法における従
局（若しくは主局）、または前記（す）の方法における
主局（若しくは従局）、にそれぞれ適用して好適なノー
ドコントローラ構成の一例を示したものである。

ここでも、第６番目にあるとするこのノードコントロー
ラ４ｑは、同第１４図に示されるように、前記入力回路
４０１．ＳＴ検出回路４０２、ＳＰ検出回路４０３、エ
ラーチエツク回路４０４、（ｉ×ｊ）ピッ１２フｉ回路
４０５、ＥＲＲ’（ＥＲＲ）生成回路４０６、出力回路
４０７、（ｉ×ｊ）ビット遅延回路４０８、”ｓｐシフ
ト回路４１５、（ｉ×ｊ＋Ｔ３．）ｉｌ！延回路４１６
、（Ｔ、、＋ＴＥＲＲ）遅延回路４１７、データ生成回
路４１１、ＳＴ生成回路４１２、ＳＰ生成回路４１３、
クロック発振器４１９、カウンタ４２０、オアゲート４
２１、設定器４２２、比較器４２３、およびシーケンサ
４１０′に加えて、上記比較器４２３の比較信号Ａ１シ
ーケンサ４１０′の出力タイミング信号Ｂ−Ｅ、ＳＴ検
出回路４０２によるｒｓＴＪ検出出力Ｆ、ＳＰ検出回路
４０３によるｒｓＰＪ検出出力Ｇ、（ｉＸｊ）ビット遅
延回路４０８の遅延出力Ｈ，（ｉ×ｊ＋”ｒ８．）遅延
回路４１６の遅延出力！、（Ｔ＋Ｔ）遅延回ＳＰ　　　
ＥＲＲ 路４１７による遅延出力Ｊ、ＥＲＲ’　　（ＥＲＲ）生
成回路４０６のＥＲＲ’　　（ＥＲＲ）送出完了信号に
１およびエラーチエツク回路４０４によるエラーチエツ
ク完了信号し、をそれぞれ受入して、同ノードコントロ
ーラ４ｑ内部の第１〜第５のスイッチ回路ＳＷ４１〜Ｓ
Ｗ４５の切替制御を行なう内部コントローラ４２５と、
をそれぞれ具えて構成される。

第１５図は、第１４図に示したノードコントローラ４ｑ
における上記内部コントローラ４２５の入出力論理を示
す図表であり、該内部コントローラ４２５による同第１
５図に示す如くのスイッチ回路切替制御により、このノ
ードコントローラ４ｑは、上記比較器４２３の比較信号
Ａに応じて、第１６図に示す態様をもって動作するよう
になる。

この第１６図においても先の第１３図同様、この第１４
図に示したノードコントローラ４ｑが、初め「従局」に
あり、その俊自段と前段との間の信号縮断縮あるいは除
線等を自動的に検知、判断して、「主局」に切り換わっ
た場合、の動作態様について示している。

ここでも該ノードコントローラ４ｑは、「従局」である
旨判断した場合、同第１６図の時間的に前半部分に示す
動作のみを繰り返し実行し、「主局」である旨判断した
場合、同第１６図の時間的に後半部分に示す動作のみを
繰り返し実行する。当該ノードコントローラの「主局」
機能としてのフレーム信号送出にかかるインターバル周
期が、同フレーム信号のフレーム長と上記設定器４２２
に各々予設定される設定値とによって決定されることは
、先の第１１図に示したノードコントローラと同様であ
る。また、同ノードコントローラの「従局」としての動
作は、先の第７図に示したノードコントローラの「従局
」動作と同様である。

以上、第１図に示した直列制御装置 とした前記プロトコル（ａ）および（ｂ）と前記主・従
局指定手法（イ）〜（す）との各組み合わせのちとに、
これに適用されるいくつかのノードコントローラ構成に
ついてその一例を示したが、上記において割愛した他の
組み合わせについて適用されるノードコントローラ、例
えば前記（ホ）の方法による主・従局指定手法において
前記プロトコル（ａ）または（ｂ）を採用するノードコ
ントローラなど、についても、第３図、第７図、第１１
図および第１４図にそれぞれ例示した構成に基づけば、
容易にこれを構成することができる。

なお、同直列制Ｗ装置を構成するメインコントローラ３
０については、その具体構成の図示を割愛したが、これ
は例えば、先の第２図（ａ）あるいは（ｂ）に示した態
様で伝送される信号ｓｎを入力してその丁ＳＴＪあるい
はｒｓＰＪに基づきデータ列りを取り込み得る回路であ
ればよく、採用されるフレーム信号の形態に応じて、こ
れも任意かつ容易に構成することができる。こうした直
列制御装置にあっては、各ノードコントローラの構成に
応じてその信号授受に関するプロトコルが決定される。

また、以上の説明においては、各ノードコントローラに
よって直接的に管理される端末要素が、センサであると
したが、当該直列制御装置に対してデータ入力対象とな
る端末要素でさえあれば、他のいかなる端末であっても
よいことは勿論である。

〔発明の効果〕

以上説明したように、この発明によれば、■　非常に簡
素な信号線配線構造をもって、合理的かつ高能率な端末
の運用管理が実現される。

■　またこのため、端末数が非常に多い機械についても
、配線のためのスペースを削減でき、ひいては機械自体
ｄ小型化を図ることも可能となる。

■　直接的に端末を管理する各ノードコントローラは、
何らアドレス等を必要としないため、端末の追加、削除
、あるいは入れ換え等に際しても、信号伝送系に対する
配慮は不要となり、機械の改造等も容易となる。

等々の多くの優れた効果を得ることができる。

【図面の簡単な説明】

第１図はこの発明にががる直列制御装置の一実施例につ
いてその構成の概要を示すブロック図、第２図は同直列
制園装置において採用される各種フレーム信号の形態並
びに信号授受のプロトコルについてその概念を模式的に
示す略図、第３図および第７図および第１１図および第
１４図はそれぞれ問直列制御ｌ］装置に適用されるノー
ドコントローラについてその構成の一例を示すブロック
図、第４図は第３図に示したノードコントローラにおけ
る内部コントローラの入出力論理を示す図表、第５図お
よび第６図は第３図に示したノードコントローラの動作
例を示すタイミングチャート、第８図は第７図に示した
ノードコントローラにおける内部コントローラの入出力
論理を示す図表、第９図および第１０図は第７図に示し
たノードコントローラの動作例を示すタイミングチャー
ト、第１２図は第１１図に示したノードコントローラに
おける内部コントローラの入出力論理を示す図表、第１
３図は第１１図に示したノードコントローラの動作例を
示すタイミングチャート、第１５図は第１４図に示した
ノードコントローラにおける内部コントローラの入出力
論理を示す図表、第１６図は第１４図に示したノードコ
ントローラの動作例を示すタイミングチャート、第１７
図および第１８図はそれぞれ従来の制御装置の一例を示
すブロック図である。 １０・・・マシンコントローラ、２１〜２ｎ・・・セン
サ群、３０・・・メインコントローラ、４１〜４ｎ。 ４ｑ・・・ノードコントローラ、４０１・・・入力回路
、４０２・・・ＳＴ検出回路、４０３・・・ＳＰ検出回
路、４０４・・・エラーチエツク回路、４０５・・・（
ｉ×ｊ）ビットシフト回路、４０６・・・ＥＲＲ’　　
（ＥＲＲ）生成回路、４０７・・・出力回路、４０８・
・・（ｉ×ｊ）ビット遅延回路、４０９・・・ＴＥＲＲ
遅延回路、４１０．４１０’・・・シーケンサ、４１１
・・・データ生成回路、４１２・・・ＳＴ生成回路、４
１３・・・ＳＰ生成回路、４１４，４１８，４２４，４
２５・・・内部コントローラ、４１５・・・Ｔ８Ｐシフ
ト回路、４１６・・・（ｉ×ｊ＋Ｔ　　）ｉｌ！延回路
、４１７・・・（Ｔ　８．＋Ｐ ■　　＞遅延回路、４１９・・・クロック発振器、４Ｒ
Ｒ ２０・・・カウンタ、４２１・・・オアゲート、４２２
・・・設定器、４２３・・・比較器、ｓｗｏ、ｓｗｉ　
ｉ〜ＳＷ１５．８Ｗ２１〜５Ｗ２５．８Ｗ３１〜５Ｗ３
５．５Ｗ４１〜５Ｗ４５・・・スイッチ回路。

Claims (20)

【特許請求の範囲】
1. （１）データ入力対象となる端末の多数と１つの制御手
   段との間で信号の授受を実行するに、前記端末に対応し
   て、その１乃至複数をそれぞれ管理単位とした端末から
   の出力データの受入を直接的に実行する第１〜第ｎの複
   数のノードコントローラを設け、また前記制御手段に対
   応して、前記端末を統括管理するメインコントローラを
   設けて、これら第１〜第ｎのノードコントローラとメイ
   ンコントローラとを各々信号線を介してデジーチェーン
   状に直列接続するとともに、主局とする先頭の第１のノ
   ードコントローラから発するフレーム信号の、従局とす
   るその後段の第２〜第ｎのノードコントローラ、および
   前記メインコントローラへの順次の伝播に伴なつて、各
   ノードコントローラに受入される端末データの該フレー
   ム信号への取り込みを行なう直列制御装置であつて、 前記主局ノードコントローラは、前記フレ ーム信号の１フレーム中に、前記端末データの先頭位置
   を示すための第１の識別コードと、自らの受入端末デー
   タと、を少なくとも付加してこれを送出し、 前記従局ノードコントローラは、フレーム 信号に含まれる前記第１の識別コードの認 識に基づいて、各自らの受入端末データの 同フレーム信号への付加を行なう直列制御装置。
2. （２）前記主局ノードコントローラは、前記フレーム信
   号の１フレーム中に、端末データ列の終端位置を示すた
   めの第２の識別コードを更に付加してこれを送出し、 前記従局ノードコントローラは、フレーム 信号に含まれる前記第１および第２の識別コードのうち
   の少なくとも一方の認識に基づいて、各自らの受入端末
   データの同フレーム信号への付加を行なう 請求項（１）記載の直列制御装置。
3. （３）前記ノードコントローラは、 前記フレーム信号を生成するフレーム信号 生成手段と、 入力されるフレーム信号の前記第１の識別 コードの直後に、各自らの受入端末データの同フレーム
   信号への付加を行なう第１のデータ付加手段と、 予めの切替操作に応じて、前記フレーム信 号生成手段にて生成される信号、および前記第１のデー
   タ付加手段を通じて形成される信号、のいずれか一方を
   選択出力する切替手段と、 を具え、前記切替手段の切替態様に基づき 前記主局または従局の指定がなされる 請求項（１）または（２）記載の直列制御装置。
4. （４）前記ノードコントローラは、 前記フレーム信号を生成するフレーム信号 生成手段と、 入力されるフレーム信号の前記第１の識別 コードの直後に、各自らの受入端末データの同フレーム
   信号への付加を行なう第１のデータ付加手段と、 自段と前段との間の接続の有無を検知する 接続検知手段と、 該接続検知手段にて接続無しの旨検知され たとき、前記フレーム信号生成手段にて生成される信号
   を選択出力し、同接続検知手段にて接続有りの旨検知さ
   れたとき、前記第１のデータ付加手段を通じて形成され
   る信号を選択出力する選択手段と、 を具え、前記接続検知手段の検知態様に応 じて自動的に前記主局または従局に指定される 請求項（１）または（２）記載の直列制御装置。
5. （５）前記第１のノードコントローラは、 前記フレーム信号を生成するフレーム信号生成手段と、 入力されるフレーム信号の前記第１の識別 コードの直後に、各自らの受入端末データの同フレーム
   信号への付加を行なう第１のデータ付加手段と、 予めの切替操作に応じて、前記フレーム信 号生成手段にて生成される信号、および前記第１のデー
   タ付加手段を通じて形成される信号、のいずれか一方を
   選択出力する切替手段と、 を具え、 前記第２〜第ｎのノードコントローラは、 前記フレーム信号生成手段と、 前記第１のデータ付加手段と、 自段と前段との間の接続の有無を検知する 接続検知手段と、 該接続検知手段にて接続無しの旨検知され たとき、前記フレーム信号生成手段にて生成される信号
   を選択出力し、同接続検知手段にて接続有りの旨検知さ
   れたとき、前記第１のデータ付加手段を通じて形成され
   る信号を選択出力する選択手段と、 を具える、 請求項（１）または（２）記載の直列制御装置。
6. （６）前記第１のノードコントローラは、 前記フレーム信号を生成するフレーム信号 生成手段と、 入力されるフレーム信号の前記第１の識別 コードの直後に、各自らの受入端末データの同フレーム
   信号への付加を行なう第１のデータ付加手段と、 自段と前段との間の接続の有無を検知する 接続検知手段と、 該接続検知手段にて接続無しの旨検知され たとき、前記フレーム信号生成手段にて生成される信号
   を選択出力し、同接続検知手段にて接続有りの旨検知さ
   れたとき、前記第１のデータ付加手段を通じて形成され
   る信号を選択出力する選択手段と、 を具え、 前記第２〜第ｎのノードコントローラは、 前記フレーム信号生成手段と、 前記第１のデータ付加手段と、 予めの切替操作に応じて、前記フレーム信 号生成手段にて生成される信号、および前記第１のデー
   タ付加手段を通じて形成される信号、のいずれか一方を
   選択出力する切替手段と、 を具える、 請求項（１）または（２）記載の直列制御装置。
7. （７）前記第１のノードコントローラは、 前記フレーム信号を生成するフレーム信号 生成手段を少なくとも具えて、この生成されるフレーム
   信号を出力し、 前記第２〜第ｎのノードコントローラは、 入力されるフレーム信号の前記第１の識別 コードの直後に、各自らの受入端末データの同フレーム
   信号への付加を行なう第１のデータ付加手段を少なくと
   も具える 請求項（１）または（２）記載の直列制御装置。
8. （８）前記第２〜第ｎのノードコントローラは、前記フ
   レーム信号を生成するフレーム信号 生成手段と、 予めの切替操作に応じて、前記フレーム信 号生成手段にて生成される信号、および前記第１のデー
   タ付加手段を通じて形成される信号、のいずれか一方を
   選択出力する切替手段と、 を更に具える 請求項（７）記載の直列制御装置。
9. （９）前記第２〜第ｎのノードコントローラは、前記フ
   レーム信号を生成するフレーム信号 生成手段と、 自段と前段との間の接続の有無を検知する 接続検知手段と、 該接続検知手段にて接続無しの旨検知され たとき、前記フレーム信号生成手段にて生成される信号
   を選択出力し、同接続検知手段にて接続有りの旨検知さ
   れたとき、前記第１のデータ付加手段を通じて形成され
   る信号を選択出力する選択手段と、 を更に具える 請求項（７）記載の直列制御装置。
10. （１０）前記第１のデータ付加手段は、 当該ノードコントローラが管理する端末に 関して、 ｉ：端末の数 ｊ：端末１個当りについてのデータビット 数 とするとき、 入力フレーム信号を（ｉ×ｊ）ビットだけ シフトするシフト手段と、 入力フレーム信号から前記第１の識別コー ドを検出する検出手段と、 この検出手段による検出出力を（ｉ×ｊ） ビット分だけ遅延出力する遅延手段と、 を少なくとも具え、前記フレーム信号の入 力に基づきその第１の識別コードを、前記検出手段の検
    出出力に基づき管理対象となる端末に関しての全データ
    を、前記遅延手段の遅延出力に基づき前記シフト手段に
    よるシフト信号を、それぞれ選択出力する 請求項（３）または（４）または（５）または（６）ま
    たは（７）記載の直列制御装置。
11. （１１）前記ノードコントローラは、 前記フレーム信号を生成するフレーム信号 生成手段と、 入力されるフレーム信号の前記第２の識別 コードの直前に、各自らの受入端末データの同フレーム
    信号への付加を行なう第２のデータ付加手段と、 予めの切替操作に応じて、前記フレーム信 号生成手段にて生成される信号、および前記第２のデー
    タ付加手段を通じて形成される信号、のいずれか一方を
    選択出力する切替手段と、 を具え、前記切替手段の切替態様に基づき 前記主局または従局の指定がなされる 請求項（２）記載の直列制御装置。
12. （１２）前記ノードコントローラは、 前記フレーム信号を生成するフレーム信号 生成手段と、 入力されるフレーム信号の前記第２の識別 コードの直前に、各自らの受入端末データの同フレーム
    信号への付加を行なう第２のデータ付加手段と、 自段と前段との間の接続の有無を検知する 接続検知手段と、 該接続検知手段にて接続無しの旨検知され たとき、前記フレーム信号生成手段にて生成される信号
    を選択出力し、同接続検知手段にて接続有りの旨検知さ
    れたとき、前記第２のデータ付加手段を通じて形成され
    る信号を選択出力する選択手段と、 を具え、前記接続検知手段の検知態様に応 じて自動的に前記主局または従局に指定される 請求項（２）記載の直列制御装置。
13. （１３）前記第１のノードコントローラは、前記フレー
    ム信号を生成するフレーム信号生成手段と、 入力されるフレーム信号の前記第２の識別 コードの直前に、各自らの受入端末データの間フレーム
    信号への付加を行なう第２のデータ付加手段と、 予めの切替操作に応じて、前記フレーム信 号生成手段にて生成される信号、および前記第２のデー
    タ付加手段を通じて形成される信号、のいずれか一方を
    選択出力する切替手段と、 を具え、 前記第２〜第ｎのノードコントローラは、 前記フレーム信号生成手段と、 前記第２のデータ付加手段と、 自段と前段との間の接続の有無を検知する 接続検知手段と、 該接続検知手段にて接続無しの旨検知され たとき、前記フレーム信号生成手段にて生成される信号
    を選択出力し、同接続検知手段にて接続有りの旨検知さ
    れたとき、前記第２のデータ付加手段を通じて形成され
    る信号を選択出力する選択手段と、 を具える、 請求項（２）記載の直列制御装置。
14. （１４）前記第１のノードコントローラは、前記フレー
    ム信号を生成するフレーム信号 生成手段と、 入力されるフレーム信号の前記第２の識別 コードの直前に、各自らの受入端末データの同フレーム
    信号への付加を行なう第２のデータ付加手段と、 自段と前段との間の接続の有無を検知する 接続検知手段と、 該接続検知手段にて接続無しの旨検知され たとき、前記フレーム信号生成手段にて生成される信号
    を選択出力し、同接続検知手段にて接続有りの旨検知さ
    れたとき、前記第２のデータ付加手段を通じて形成され
    る信号を選択出力する選択手段と、 を具え、 前記第２〜第ｎのノードコントローラは、 前記フレーム信号生成手段と、 前記第２のデータ付加手段と、 予めの切替操作に応じて、前記フレーム信 号生成手段にて生成される信号、および前記第２のデー
    タ付加手段を通じて形成される信号、のいずれか一方を
    選択出力する切替手段と、 を具える、 請求項（２）記載の直列制御装置。
15. （１５）前記第１のノード・コントローラは、前記フレ
    ーム信号を生成するフレーム信号 生成手段を少なくとも具えて、この生成されるフレーム
    信号を出力し、 前記第２〜第ｎのノードコントローラは、 入力されるフレーム信号の前記第２の識別 コードの直前に、各自らの受入端末データの同フレーム
    信号への付加を行なう第２のデータ付加手段を少なくと
    も具える 請求項（２）記載の直列制御装置。
16. （１６）前記第２〜第ｎのノードコントローラは、前記
    フレーム信号を生成するフレーム信号 生成手段と、 予めの切替操作に応じて、前記フレーム信 号生成手段にて生成される信号、および前記第２のデー
    タ付加手段を通じて形成される信号、のいずれか一方を
    選択出力する切替手段と、 を更に具える 請求項（１５）記載の直列制御装置。
17. （１７）前記第２〜第ｎのノードコントローラは、前記
    フレーム信号を生成するフレーム信号 生成手段と、 自段と前段との間の接続の有無を検知する 接続検知手段と、 該接続検知手段にて接続無しの旨検知され たとき、前記フレーム信号生成手段にて生成される信号
    を選択出力し、同接続検知手段にて接続有りの旨検知さ
    れたとき、前記第２のデータ付加手段を通じて形成され
    る信号を選択出力する選択手段と、 を更に具える 請求項（１５）記載の直列制御装置。
18. （１８）前記第２のデータ付加手段は、 当該ノードコントローラが管理する端末に 関して、 ｉ：端末の数 ｊ：端末１個当りについてのデータビット 数 とするとき、 入力フレーム信号を前記第２の識別コード のビット数分だけシフトする第１のシフト手段と、 この第１のトフト手段によるシフト信号を 更に（ｉ×ｊ）ビットだけシフトする第２のシフト手段
    と、 入力フレーム信号から前記第２の識別コー ドを検出する検出手段と、 この検出手段による検出出力を（ｉ×ｊ） ビット分だけ遅延出力する遅延手段と、 を少なくとも具え、前記フレーム信号の入 力に基づき前記第１のシフト手段によるシフト信号を、
    前記検出手段の検出出力に基づき管理対象となる端末に
    関しての全データを、前記遅延手段の遅延出力に基づき
    前記第２のシフト手段によるシフト信号を、それぞれ選
    択出力する 請求項（１１）または（１２）または（１３）または（
    １４）または（１５）記載の直列制御装置。
19. （１９）前記フレーム信号生成手段は、 前記第１の識別コードを生成する第１の識 別コード生成手段と、 前記第２の識別コードを生成する第２の識 別コード生成手段と、 当該ノードコントローラが管理する端末の 出力データに基づきフレーム信号搭載用の端末データを
    生成するデータ生成手段と、 所定のインターバルをもつて所定のタイミ ング信号を発生するタイミング発生手段と、を具え、前
    記タイミング信号の発生タイミ ングに基づき前記第１の識別コード、前記端末データお
    よび前記第２の識別コードを順に送出する 請求項（３）または（４）または（５）または（６）ま
    たは（７）または（８）または（９）または（１１）ま
    たは（１２）または（１３）または（１４）または（１
    ５）または（１６）または（１７）記載の直列制御装置
    。
20. （２０）前記接続検知手段は、 前記フレーム信号の当該ノードコントロー ラへの入力の有無を検出する信号入力検出手段と、 少なくともこの信号入力検出手段にてフレ ーム信号入力の検出がなされる毎にリセットされる計時
    手段と、 前記フレーム信号の入力周期に対応した時 間データがプリセットされる時間設定手段と、前記計時
    手段による計時データと前記プリ セットされた時間データとを比較する比較手段と、 を具え、前記計時データが前記時間データ を超えるとき、前記接続無しの旨検知する 請求項（４）または（５）または（６）または（９）ま
    たは（１２）または（１３）または（１４）または（１
    ７）記載の直列制御装置。