JPH01287470A

JPH01287470A - 半導体加速度センサ

Info

Publication number: JPH01287470A
Application number: JP62331320A
Authority: JP
Inventors: Shuji Noda; 修司野田; Hiroshi Motoyama; 本山　浩; Yamato Mase; 間瀬　大和; Nobuo Nagata; 永田　信夫; Satoru Nomoto; 了野本; Akihiro Kobayashi; 聡宏小林
Original assignee: Aisin Seiki Co Ltd
Current assignee: Aisin Corp
Priority date: 1987-12-26
Filing date: 1987-12-26
Publication date: 1989-11-20

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔発明の目的〕（産業上の利用分野）本発明は半導体基板に形成した梁を用いた超小型の半導
体加速度センサに関するもので、１〜３軸の方向の加速
度を別々に又は同時に検知できるセンサとして、アンチ
スキッドブレーキシステムに利用される。

（従来の技術）本発明に係る従来技術としては、特開昭５９−９９３５
６号公報がある。

このものは長方形のシリコンの中央の質量部は、中実質
量部の端部とは平行で近接する梁に対し直角に位置する
シリコンの梁によって各々の角で支持されていて、各々
の梁は、その梁の固定端部に注入によって作られた抵抗
素子を有し、中実質量部が移動すると２つの抵抗素子が
常に同じ量ずつ抵抗値を増加し、又は減少するように抵
抗器の結晶面及び抵抗素子の位置方向は選択され、これ
によってこれらの抵抗素子は、対称な差出力を持つホイ
ートストーンブリッジ回路内に接続される構造である。

（発明が解決しようとする問題点）しかし前記単導体加速度計のチップを形成する場合に、
結晶面（１００）面のシリコン基板を用い、オリエント
フラット７を（１１０）面とし、（１１０）面に平行に
、チップのＸ方向を配置している。このため第３図の結
晶面の位置関係及び各結晶面に対するエツチングプレー
トの差（１１０）＞　（１００）＞　（１１１）より第
５図に示すように、チップ表面に対し、１２５°の角度
を持ってエツチングされる。

従ってチップ表面に平行な薄肉のシリコン梁（第１０図
の１５と同様）しか形成できないため、オーバーロード
時のストッパーをチップの表面。

裏面に別途設置する必要があり、更に梁を形成するため
にはパターニング、エツチングの工程を少なくとも２回
実施する必要があり、高価なマスクを２枚必要とすると
いう問題点がある。

本発明はシリコンの異方性エツチングにおける、エツチ
ング速度の面方位依存性を利用して、異方向の加速度を
同一のチップで検知できる半導体加速度センサを得るこ
とを技術的課題とするものである。

〔発明の構成〕

（問題点を解決するための手段）前記技術的課題を解決するために講じた技術的手段は次
のとおりである。

結晶面（１００）のシリコン基板に於いて、梁の辺を（
１００）方向に平行配置し、かつ各結晶面に対するエツ
チングレートが（１１０）＞（１００）＞　（１１１）
のエツチング液を用いることにより、チップ表面と垂直
な面を持つ梁を形成した一次元方向を検知する半導体加
速度センサで、前記加速度センサを１チツプ上で、梁の
方向を９０°変えたものを２種類配置して、ｘＹの２次
元の方向の加速度を検知するセンサで、前記２次元のセ
ンサ及びチップ表面に平行な薄肉梁を有するＺ方向の加
速度も同一チップ上で検知できる３次元センサで、更に
センサと同一チップ上に、演算部、増幅部を有する半導
体加速度センサである。

（作用）前記技術的手段は次のように作用する。

梁の厚み１．に対し、Ｘ方向、Ｙ方向の加速度に垂直な
厚み（ウェハ厚み）ｔｚは、ｔｉ＞１０ｔであるために
、梁に形成されたゲージには、Ｘ。

Ｘ方向に加速度が付加されると、それぞれの方向に垂直
な薄い梁に、ウェイトに比例した歪みが生じ、このため
梁上に形成されたゲージにせん断力が生じ、これがピエ
ゾ抵抗の変化になり、加速度を検知できる。

また、２方向については梁の薄い部分に、ウェイトにか
かる加速度により、ねじれの歪みが生じこれがピエゾ抵
抗の変化になり加速度を検知できる。

従って各センサでそれぞれｘ、ｙ、Ｘ方向を別々に検知
でき、又、各センサの信号を演算処理。

増幅なども行うことができる。

（実施例）以下実施例について説明する。

結晶面（１００）の単結晶シリコン基板を用い、フォト
リソグラフィ技術及び拡散又はイオン注入技術により抵
抗ゲージを表面に形成するものである。

第１図は半導体センサの工程図で、１はシリコン基板、
２はゲージ、３はシリコン酸化膜で、４は窒化ケイ素膜
、５は乗用エツチング溝、６は梁（垂直梁）である。

シリコン基板ｌ上に、シリコン酸化膜３及び抵抗ゲージ
２を形成する。

次にシリコン基板１の表面、裏面に窒化ケイ素膜４を形
成し、フォトリソグラフ技術により表面。

裏面に梁のパターン溝５を形成する。

更にシリコンエツチング液（ＫＯＨ：　Ｈｘ　０−２０
：８０）等を用い９０ｔ１℃でシリコンをエツチングし
、梁６を形成する。

この条件において、結晶面に対するエツチングレートは
（１１０）＞　（１００）＞　（１１１）であり、また
チップ９のＸ方向、梁のＹ方向をウェハ上のオリエント
フラット？（１１０）面に対し、４５”傾けた（１００
）面のフラット８に平行に配置するもので、これを第２
図に示す。

第３図は結晶の概念図でこの結晶方位の関係から第４図
に示すエツチング形状の途中経過より角度を除くパター
ンでチップ表面に対しシリコンを垂直に掘り込むことが
できるものである。

このエツチングにおいて、表面、裏面の両側から又は裏
側からのみの２つの方法で梁を形成が可能であり、前記
第１図は両側からエツチングした例である。

このエツチング法を用いることにより、第８図に示す１
次元の方向の加速度センサを作成でき、１０は電極パッ
ド、２はゲージ、１２は配線、１３はウェイト、１４は
オーバーロードのストッパーである。

このように、ウェイト、梁を形成すると同時に、ストッ
パーも形成することができる。

第９図に示すセンサは２次元の方向の加速度の検知がで
き、第１０図の３次元の方向の加速度の検知ができ、第
１０図は３次元の方向の加速度の検知ができるものでそ
れぞれ←→印はセンシング方向である。

３次元ｐうち、Ｘ方向は従来の加速度センサと同様に梁
１５はチップ表面に平行な薄肉のシリコンで形成されて
いる。

３次元の各方向のセンシングを別々に行う場合は第１０
図に示す通りであり、増幅、または演算部１１を同一チ
ップ上に形成することも可能である。

更に第８〜１０図はすべて両端支持梁であるが、片持ち
梁の構造も同様に形成が可能である。

〔発明の効果〕

本発明は次の効果を有する。すなわち、（１）従来の比
較して、同一チップ上で不可能であった多次元の半導体
加速度センサを形成でき、（２）１次元、２次元のセン
サにおいては梁の形成のためのパターニング及びエツチ
ングを１工程で可能とし、フォトマスクも一枚で良く、
従来の半分の工程で製作できるものである。

【図面の簡単な説明】

第１図の（イ）〜（ハ）は本実施例の製造工程図、第２
図はチップのウェハ上での配置を示す説明図、第３図は
結晶面の概念説明図、第４図は本実施例の途中経過のエ
ツチング形状の説明図、第５図は従来技術のエツチング
形状の説明図、第６図は従来品の梁形状の説明図、第７
図は従来品のチップのウェハ上での配置図、第８図は１
次元センサの説明図、第９図は２次元センサの説明図、
第１０図は３次元センサの説明図である。１・・・シリコン基板。３・・・シリコン酸化膜。６・・・梁。

Claims

【特許請求の範囲】

（１）　結晶面（１００）のシリコン基板において、梁
の辺を（１００）方向に平行配置し、かつ各結晶面に対
するエツチングレートが（１１０）＞（１００）＞（１
１１）のエツチング液を使用することにより、チツプ表
面と垂直な面を持つ梁を形成した、一次元方向を検知す
る半導体加速度センサ。
（２）　前記センサを同一チツプ上で梁の方向を９０°
変えたものを２種類配置して、ＸＹの２次元の方向の加
速度を検知する特許請求の範囲第１項に示す半導体加速
度センサ。
（３）　前記２次元のセンサ及びチツプ表面に平行な薄
肉梁を有し、Ｚ方向の加速度を同一チツプ上で検知する
特許請求の範囲第２項に示す３次限の半導体加速度セン
サ。
（４）　前記センサと同一チツプ上に演算部、増幅部を
有する特許請求の範囲第１項に示す半導体加速度センサ
。