JPH01281754A - Semiconductor device - Google Patents
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- JPH01281754A JPH01281754A JP11102588A JP11102588A JPH01281754A JP H01281754 A JPH01281754 A JP H01281754A JP 11102588 A JP11102588 A JP 11102588A JP 11102588 A JP11102588 A JP 11102588A JP H01281754 A JPH01281754 A JP H01281754A
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Abstract
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、半導体装置の構造に関する。[Detailed description of the invention] [Industrial application field] The present invention relates to the structure of a semiconductor device.
従来の半導体装置、特にゲート電極とソース・ドレイン
に選択的にシリサイドを形成した、いわゆるサリサイド
構造のＳ ＲＡ Ｍの一例を第２図に示す、（これは、
ＥＬＥＣＴＲＯＮ ＤＥＶＩＣＥ １９８７ Ｎｏ、３
４：：掲載された論文ＴＩＴＡＮＩＵＭ旧ＴＲＩＤＥ
ＬＯＣＡＬ ＩＮＴＥＲ−ＣＯＮＥＣＴに示されている
。）
同図において、２０１はＰ形シリコン基板、２０２は素
子分離用酸化膜、２０３はゲート酸化膜、２０４はゲー
ト電極（多結晶シリコン）、２０５は低濃度ｎ型不純物
拡散層、２０６は絶縁膜サイドウオール、２０７は高濃
度ｎ型不純物拡散層（ソース・トレイン）であり、前記
２０１−２０７により、第１のトランジスタが構成され
る。２０４′は、隣接する第２のトランジスタのゲート
配線（多結晶シリコン）である、また、第１のトランジ
スタのゲート電極２０４、ソース・ドレイン２０７上及
び、第２のトランジスタのゲート配線２０４′上には、
チタンシリサイド２０８が選択的に形成されている。さ
らに、前記第１のトランジスタのソース・ドレイン２０
７に形成されたチタンシリサイド２０８と第２のトラン
ジスタのゲート配線２０４′上に形成されたチタンシリ
サイド２０８の両者にまたがるようにチタンナイトライ
ド２１３が形成されている。FIG. 2 shows an example of a conventional semiconductor device, particularly an SRAM with a so-called salicide structure in which silicide is selectively formed on the gate electrode, source, and drain.
ELECTRON DEVICE 1987 No.3
4:: Published paper TITANIUM old TRIDE
LOCAL INTER-CONECT. ) In the figure, 201 is a P-type silicon substrate, 202 is an oxide film for element isolation, 203 is a gate oxide film, 204 is a gate electrode (polycrystalline silicon), 205 is a low concentration n-type impurity diffusion layer, and 206 is an insulating film. The sidewall 207 is a high concentration n-type impurity diffusion layer (source train), and the first transistor is constituted by the above-mentioned 201-207. 204' is the gate wiring (polycrystalline silicon) of the adjacent second transistor; teeth,
Titanium silicide 208 is selectively formed. Furthermore, the source/drain 20 of the first transistor
Titanium nitride 213 is formed so as to straddle both the titanium silicide 208 formed on the second transistor 7 and the titanium silicide 208 formed on the gate wiring 204' of the second transistor.
しかしながら、前述の従来技術では、大きな課題が２つ
あった。第１の課題は接続の目的で用いられているチタ
ンナイトライドは非常に酸化され易く、例えばレジスト
剥離工程でＨ２ＳＯ４／Ｈ２Ｏ２の混合液に溶解したり
、あるいは酸素雰囲気中でのアニールの際に酸化して絶
縁物になってしまうというようなことである。However, the above-mentioned conventional technology has two major problems. The first problem is that titanium nitride, which is used for connection purposes, is very easily oxidized. This means that it becomes an insulator.
第２の課題は、チタンシリサイドがフッ酸に溶解しやす
いためにチタンシリサイド上に高抵抗用多結晶シリコン
等配線材料を積層する場合、フッ酸前洗浄による自然酸
化膜の除去が充分行えず、接触不良を引き起こすという
ような事である。The second problem is that titanium silicide easily dissolves in hydrofluoric acid, so when a wiring material such as high-resistance polycrystalline silicon is layered on titanium silicide, the natural oxide film cannot be removed sufficiently by pre-cleaning with hydrofluoric acid. This may cause poor contact.
そこで、本発明はこのようなあ課題を解決しようとする
もので、その目的とするところは、特に後工程（例えば
レジスト剥離工程酸化雰囲気中でのアニール工程、フッ
酸前洗浄工程等）に対する安定性を向上させる半導体装
置の構造を提供するところにある。Therefore, the present invention is an attempt to solve such problems, and its purpose is to improve stability particularly in post-processes (e.g., resist stripping process, annealing process in an oxidizing atmosphere, hydrofluoric acid pre-cleaning process, etc.). The purpose of the present invention is to provide a structure of a semiconductor device that improves the performance.
本発明の半導体装置は、
平面的に離間された不純物拡散層と多結晶シリコン層が
、それぞれ表面にチタンシリサイド層を有し、前記２つ
のチタンシリサイド層が耐酸化性、耐フッ酸性の高融点
金属、もしくはそのシリサイドにより接続されているこ
とを特徴とする。また、高抵抗用多結晶シリコン層を有
するときは、前記高抵抗用多結晶シリコンは、前記耐酸
化性、謝フッ酸性の高融点金属、もしくはそのシリサイ
ドに接続されていることが望ましい。In the semiconductor device of the present invention, an impurity diffusion layer and a polycrystalline silicon layer that are spaced apart in a plane each have a titanium silicide layer on their surfaces, and the two titanium silicide layers have a high melting point that is oxidation resistant and hydrofluoric acid resistant. It is characterized by being connected by metal or its silicide. Further, when a high-resistance polycrystalline silicon layer is provided, it is desirable that the high-resistance polycrystalline silicon is connected to the oxidation-resistant, hydrofluoric acid-resistant, high-melting point metal, or its silicide.
以下、本発明の実施例を図面により詳細に説明する。第
１図は、本発明による半導体装置の断面図であり、同図
において、１０１はＰ形シリコン基板、１０２は素子分
離用酸化膜、１０３はゲート酸化膜、１０４はゲート電
極（多結晶シリコン）、１０５は低濃度ｎ型不純物拡散
層、１０６は絶縁膜サイドウオール、１０７は高濃度ｎ
型不純物拡散層（ソース・トレイン）であり、前記１０
ｆ−１０７により、第１のトランジスタが構成される。Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings. FIG. 1 is a cross-sectional view of a semiconductor device according to the present invention, in which 101 is a P-type silicon substrate, 102 is an oxide film for element isolation, 103 is a gate oxide film, and 104 is a gate electrode (polycrystalline silicon). , 105 is a low concentration n-type impurity diffusion layer, 106 is an insulating film side wall, and 107 is a high concentration n-type impurity diffusion layer.
type impurity diffusion layer (source train), and the above 10
The first transistor is configured by f-107.
１０４’は、隣接する第２のトランジスタのゲート配線
（多結晶シリコン）である、、ｔな、第１のトランジス
タのゲート電極１０４、ソース・ドレイン１０７上及び
、第２のトランジスタのゲート配線１０４′上には、チ
タンシリサイド１０９が選択的に形成されている。さら
に、前記第１のトランジスタのソース・ドレイン１０７
に形成されたチタンシリサイド１０８と第２のトランジ
スタのゲート配線１０４′上に形成されたチタンシリサ
イド１０８の両者にまたがるようにモリブデンシリサイ
ド１０９が形成されている。104' is the gate wiring (polycrystalline silicon) of the adjacent second transistor; Titanium silicide 109 is selectively formed thereon. Furthermore, the source/drain 107 of the first transistor
Molybdenum silicide 109 is formed so as to straddle both the titanium silicide 108 formed on the gate wiring 104' of the second transistor.
また、眉間絶縁用酸化膜１１０上に形成されている高抵
抗用多結晶シリコン１１２は、コンタクトホール１１１
を介し前記モリブデンシリサイド１０９に接続されてい
る。Furthermore, the high resistance polycrystalline silicon 112 formed on the glabella insulating oxide film 110 is connected to the contact hole 111.
It is connected to the molybdenum silicide 109 via.
次に本発明の半導体装置の製造方法を簡単に説明する。Next, a method for manufacturing a semiconductor device according to the present invention will be briefly described.
１０１〜１０７は周知の技術を用いて容易に形成される
ので、ここでは省略する。１０８を形成した後、全面に
チタンを２００−８００人スパッタ法で形成した後、７
００度前後でハロゲンランプを用いてアニールな行なう
、この時前記ゲート電極１０４、第２のゲート配線１０
４′及び高濃度不純物拡散層１０７上のチタンはチタン
シリサイド１０８になり、前記素子分離用酸化膜１０２
及び前記絶縁膜サイドウオール１０６上のチタンはチタ
ンナイトライドになる。前記チタンナイトライドをアン
モニア、過酸化水素の混合液でエツチング除去し、８０
０度前後でハロゲンランプを用いてアニールを行なう。Since 101 to 107 are easily formed using well-known techniques, their description will be omitted here. After forming 108, titanium was formed on the entire surface by 200-800 sputtering method, and then 7
Annealing is performed using a halogen lamp at around 00 degrees. At this time, the gate electrode 104 and the second gate wiring 10
4' and the titanium on the high concentration impurity diffusion layer 107 becomes titanium silicide 108, and the element isolation oxide film 102
The titanium on the insulating film sidewall 106 becomes titanium nitride. The titanium nitride was removed by etching with a mixture of ammonia and hydrogen peroxide.
Annealing is performed using a halogen lamp at around 0 degrees.
全面にモリブデンシリサイド１０９を５００−１００Ｏ
Ａスパツタ法で形成した後、レジストパターンを用いて
一部エッチング除去する。Molybdenum silicide 109 is applied to the entire surface at 500-100O
After forming by the A sputtering method, a portion is removed by etching using a resist pattern.
化学的気相成長法で層間絶縁用酸化膜１１０を２０００
人程度堆積し、一部間孔してコンタクトホール１１１を
形成した後、化学的気相成長法で高抵抗用多結晶シリコ
ン１１２を堆積し、レジストパターンを用いて一部エッ
チング除去することで本発明の半導体装置が形成される
。An oxide film 110 for interlayer insulation is formed by chemical vapor deposition to a thickness of 2000 mm.
After forming a contact hole 111 by forming a contact hole 111, a high-resistance polycrystalline silicon 112 is deposited using a chemical vapor deposition method, and is partially etched away using a resist pattern. A semiconductor device of the invention is formed.
以上述べたように、本発明に依れは、２つのチタンシリ
サイド層の接続に耐フッ酸性のモリブデンシリサイドを
用い、この耐フッ酸性のモリブデンシリサイドに、高抵
抗用多結晶シリコンを接続させることにより従来のよう
な接触不良の問題は回避できる。また本発明に於いて用
いたモリブデンシリサイドは従来技術で用いたチタンナ
イトライドに比べ遥かに優れた耐酸化性を示すため、後
工程での安定性も非常に向上するという多大な効果を有
する。As described above, according to the present invention, hydrofluoric acid-resistant molybdenum silicide is used to connect two titanium silicide layers, and high-resistance polycrystalline silicon is connected to this hydrofluoric acid-resistant molybdenum silicide. The conventional problem of poor contact can be avoided. In addition, the molybdenum silicide used in the present invention exhibits much better oxidation resistance than the titanium nitride used in the prior art, and has the great effect of greatly improving stability in subsequent processes.
第１図は、本発明の半導体装置の構造を示す断面図。
第２図は、従来の半導体装置の構造を示す断面図。
１０１．２０１・・・ｐ型シリコン基板１０２．２０２
・・・素子分離用酸化膜１０３．２０３・・・ゲート酸
化膜
１０４．２０４・・・ゲート電極
（多結晶シリコン）
１０４′、２０４’
・・・・・・隣接する第２のトランジ
スタのゲート配線（多結
晶シリコン）
１０５．２０５・・・低濃度ｎ型不純物拡散層１０６．
２０６・・・絶縁膜サイドウオール１０７．２０７・・
・高濃度ｎ型不純物拡散層（ソース・トレイン）
１０８．２０８・・・チタンシリサイド１０９・・・・
・・・モリブデンシリサイド１１０・・・・・・・層間
絶縁用酸化膜１１１・・・・・・・コンタクトホール１
１２・・・・・・・高抵抗用多結晶シリコン２１３・・
・・・・・チタンナイトライド以上
出願人 セイコーエプソン株式会社
代理人 弁理士 上 柳 雅 誉（ｍ１名）１２− 梠FIG. 1 is a sectional view showing the structure of a semiconductor device of the present invention. FIG. 2 is a cross-sectional view showing the structure of a conventional semiconductor device. 101.201...p-type silicon substrate 102.202
...Element isolation oxide film 103.203...Gate oxide film 104.204...Gate electrode (polycrystalline silicon) 104', 204'...Gate wiring of adjacent second transistor (Polycrystalline silicon) 105.205...Low concentration n-type impurity diffusion layer 106.
206...Insulating film side wall 107.207...
・High concentration n-type impurity diffusion layer (source train) 108.208...Titanium silicide 109...
...Molybdenum silicide 110...Oxide film for interlayer insulation 111...Contact hole 1
12... Polycrystalline silicon for high resistance 213...
...Applicant for titanium nitride and above Seiko Epson Co., Ltd. Agent Patent attorney Masayoshi Kamiyanagi (m1 person) 12- Moku
Claims (2)
ン層が、それぞれ表面にチタンシリサイド層を有し、前
記２つのチタンシリサイド層が、耐酸化性、耐フッ酸性
の高融点金属、もしくはそのシリサイドにより接続され
ていることを特徴とする半導体装置。(1) An impurity diffusion layer and a polycrystalline silicon layer spaced apart in a plane each have a titanium silicide layer on their surfaces, and the two titanium silicide layers are made of an oxidation-resistant, hydrofluoric acid-resistant, high-melting point metal, or A semiconductor device characterized by being connected by the silicide.
多結晶シリコンは、前記耐酸化性、耐フッ酸性の高融点
金属、もしくはそのシリサイドに接続されていることを
特徴とする請求項１に記載の半導体装置。(2) A high-resistance polycrystalline silicon layer is provided, and the high-resistance polycrystalline silicon is connected to the oxidation-resistant and hydrofluoric acid-resistant high-melting point metal or its silicide. Item 1. The semiconductor device according to item 1.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11102588A JPH01281754A (en) | 1988-05-07 | 1988-05-07 | Semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11102588A JPH01281754A (en) | 1988-05-07 | 1988-05-07 | Semiconductor device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01281754A true JPH01281754A (en) | 1989-11-13 |
Family
ID=14550488
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11102588A Pending JPH01281754A (en) | 1988-05-07 | 1988-05-07 | Semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01281754A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03291921A (en) * | 1989-12-28 | 1991-12-24 | American Teleph & Telegr Co <Att> | Manufacture of ic |
-
1988
- 1988-05-07 JP JP11102588A patent/JPH01281754A/en active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03291921A (en) * | 1989-12-28 | 1991-12-24 | American Teleph & Telegr Co <Att> | Manufacture of ic |
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