【発明の詳細な説明】[Detailed description of the invention]
［産業上の利用分野１
本発明は、半導体装置の構造、詳しくは配線の構造に関
する。
〔従来の技術１
従来の半導体装置、特にＩＭビット以上の集積度を持つ
ＳＲＡＭでは１日立評論ＶＯＬ、７ＯＮｏ、１ （１９
８８−２）のＩＭビットスタティックＲＡＭ ＨＭ６
２８１２８で紹介されているように３層の多結晶シリコ
ン構造が用いられている。第１．２層はポリサイド（多
結晶シリコンとシリサイドの積層構造）であり、第１層
はゲート電極、ワード線、配線、第２層は二重ワード線
、セルＧＮＤ配線、配線、第３層は高抵抗負荷用である
。[Industrial Application Field 1] The present invention relates to the structure of a semiconductor device, and more particularly to the structure of wiring. [Conventional technology 1] Conventional semiconductor devices, especially SRAMs with a degree of integration higher than IM bits, are subject to 1 Hitachi Review VOL, 7ON No. 1 (19
88-2) IM bit static RAM HM6
A three-layer polycrystalline silicon structure is used as introduced in No. 28128. The 1st and 2nd layers are polycide (laminated structure of polycrystalline silicon and silicide), the 1st layer is a gate electrode, word line, wiring, the 2nd layer is a double word line, cell GND wiring, wiring, and the 3rd layer is a layered structure of polycrystalline silicon and silicide. is for high resistance loads.
【発明が解決しようとする課題】[Problem to be solved by the invention]
しかしながら、前述の従来技術では、大きな課題が残さ
れている。それは第２層のポリサイドの材料選択である
。第２層のポリサイドは、配線材料として低抵抗が望ま
れ、且つ多層構造の平坦性から薄膜化が望まれる。低抵
抗材料として注目されているのはチタンシリサイドであ
るが、このチタンシリサイドはフッ酸に溶解し易く、チ
タンシリサイド上に他の配線材料を形成するときに、表
面の自然酸化膜の除去を目的としたフッ酸前洗浄ができ
ず接触不良を引き起こす、このような問題を解決しよう
として、例＾ばモリブデンシリサイドのような耐フッ酸
性のシリサイドを用いれば。
今度は低い抵抗をえるために膜厚を増やさなければなら
ず、これは先はど述べたように多層構造の面から好まし
くない６
そこで、本発明はこのような課題を解決しようとするも
ので、その目的とするところは、低抵抗を保ち、且つ、
フッ酸前洗浄にたいして安定な配線構造を有する半導体
装置を提供するところにある。
［課題を解決するための手段１
本発明の半導体装置は、下層が多結晶シリコン、上層が
チタンシリサイドからなる２層積層配線構造を有し゛、
前記上層のチタンシリサイドは。
その表面の一部に設けられた耐フッ酸性の高融点金属も
しくはそのシリサイドにより、他の配線材？４に接続さ
れていることを特徴とする。
［実 施 例］
以下１本発明の実施例を図面により詳細に説明する。第
１図（ａ）、（ｂ）は、本発明による半導体装置の断面
図であり、同図において、ｉｏｔはＰ形シリコン基板、
１０２は素子分離用酸化膜、１０３はゲート酸化膜、１
０４はゲート電極（多結晶シリコン１０４′とモリブデ
ンシリサイド１０４″の積層ポリサイド）、１０５は低
濃度ｎ型不純物拡散層、１０６は絶縁膜サイドウオール
、１０７は高濃度ｎ型不純物拡散層（ソース・ドレイン
）、１０８は第１の層間絶縁用酸化膜である。１０９は
第１の配線材料であり詳しくは、第１図（ｂ）に示した
ように、下層が５００−１０００人、ｎ型の不純物がド
ープされた多結晶シリコン１０９’、上層は、ｌ ００
０−２０００人のチタンシリサイド１０９″の２層積層
構造であり、表面の一部には、２００−１０００人のモ
リブデンシリサイド１０９′″が形成されている。この
第１の配線材料１０９は、前記第１の層間絶縁用酸化膜
１０８の一部に設けられた第１のコンタクトホール１１
０を介して前記ソース・ドレイン１０７に接続される。
ｔｔｉは高抵抗用多結晶シリコンであり、第２の眉間絶
縁用酸化膜１１２の一部に設けられた第２のコンタクト
ホール１１３を介して前記第１の配線材料１０９の表面
に設けられたモリブデンシリサイド１０９″″に接続さ
れる。１１４は第２の配線材料であり下層チタンナイト
ライド１１４’、上層Ａｌ １４−の積層構造であり、
第３の眉間絶縁用酸化膜１１５及び、前記第２の眉間絶
縁用酸化ｌｌ１ｌ１２の一部に連続して形成された第３
のコンタクトホール１１６を介して前記第１の配線材料
１０９の表面の一部に設けられたモリブデンシリサイド
１０９″″に接続され、また前記第３の眉間絶縁用酸化
膜１１５、前記第２の眉間絶縁用酸化膜１１２、及び前
記第１の層間絶縁用酸化膜１０８の一部に連続して形成
された第４のコンタクトホール１１７を介して前記ソー
ス、ドレイン１０７に接続される。
次に本発明の半導体装置の製造方法、特に第１の配線材
料１０９の形成方法について詳細に説明する。第１のコ
ンタクトホール１１０を形成した後、全面に化学的気相
成長法で６００−１０００人の多結晶シリコン１０９′
を形成する１次に全面に砒素あるいはリン等のｎ型不純
物をイオン注入し９００−１０００℃でアニールを行な
う、４ｏｏ−ｓｏｏ人のチタン、２００−８００人のモ
リブデンシリサイド１０９″′を連続スパッタ法で形成
した後、ハロゲンランプを用い７００−８００℃でアニ
ールを行なうことで、前記チタンは前記多結晶シリコン
１０９′の一部と反応し、チタンシリサイド１０９”を
形成する。その後、前記モリブデンシリサイド１０９−
の一部をエツチング除去する。
以上実施例に基ずき具体的に説明したが、本発明は上記
実施例に限定されるものではなく、その要旨を逸脱しな
い範囲で種々変更可能であることはいうまでもない０例
λば耐フッ酸性物質はモリブデンシリサイド以外でもＭ
ｏ、Ｃｏ、Ｎｉ、ｗ、ｐｔなどの高融点金属、あるいは
そのシリサイドであってもよい。
［発明の効果］
以上述べたように、本発明に依れば、チタンシリサイド
層により低抵抗化が図れ、他の配線材料との接続は耐フ
ッ酸性のモリブデンシリサイドを介して行なうことがで
きるため、従来のような接触不良の問題は回遵できると
いう多大な効果を有する。However, the above-mentioned conventional techniques still have major problems to be solved. It is the material selection for the second layer of polycide. The second layer of polycide is desired to have low resistance as a wiring material, and is also desired to be thin from the viewpoint of flatness of the multilayer structure. Titanium silicide is attracting attention as a low-resistance material, but this titanium silicide is easily dissolved in hydrofluoric acid, and when forming other wiring materials on titanium silicide, it is used to remove the natural oxide film on the surface. In an attempt to solve this problem of not being able to perform pre-cleaning with hydrofluoric acid and causing poor contact, for example, a hydrofluoric acid-resistant silicide such as molybdenum silicide could be used. Now, in order to obtain a low resistance, the film thickness must be increased, which, as mentioned earlier, is undesirable from the perspective of a multilayer structure6.Therefore, the present invention attempts to solve this problem. , its purpose is to maintain low resistance, and
An object of the present invention is to provide a semiconductor device having a wiring structure that is stable against hydrofluoric acid pre-cleaning. [Means for Solving the Problems 1] The semiconductor device of the present invention has a two-layer stacked wiring structure in which the lower layer is made of polycrystalline silicon and the upper layer is made of titanium silicide.
The upper layer titanium silicide. Due to the hydrofluoric acid-resistant high melting point metal or its silicide provided on a part of the surface, is it possible to use other wiring materials? It is characterized by being connected to 4. [Example] Hereinafter, an example of the present invention will be described in detail with reference to the drawings. FIGS. 1(a) and 1(b) are cross-sectional views of a semiconductor device according to the present invention, in which IOT is a P-type silicon substrate,
102 is an oxide film for element isolation, 103 is a gate oxide film, 1
04 is a gate electrode (laminated polycide of polycrystalline silicon 104' and molybdenum silicide 104''), 105 is a low concentration n-type impurity diffusion layer, 106 is an insulating film sidewall, and 107 is a high concentration n-type impurity diffusion layer (source/drain). ), 108 is the first interlayer insulating oxide film. 109 is the first wiring material, and in detail, as shown in FIG. polycrystalline silicon 109' doped with l 00
It has a two-layer laminated structure of 0-2000 thick titanium silicide 109'', and a part of the surface is formed with 200-1000 thick molybdenum silicide 109''. This first wiring material 109 is applied to the first contact hole 11 provided in a part of the first interlayer insulating oxide film 108.
0 to the source/drain 107. tti is polycrystalline silicon for high resistance, and molybdenum is provided on the surface of the first wiring material 109 through a second contact hole 113 provided in a part of the second glabella insulating oxide film 112. Connected to silicide 109″″. 114 is a second wiring material and has a laminated structure of a lower layer titanium nitride 114' and an upper layer Al 14-,
A third glabellar insulating oxide film 115 and a third glabellar insulating oxide film 115 formed continuously on a part of the second glabellar insulating oxide ll1l12.
is connected to the molybdenum silicide 109'' provided on a part of the surface of the first wiring material 109 through the contact hole 116, and the third glabellar insulating oxide film 115 and the second glabellar insulating The fourth contact hole 117 is connected to the source and drain 107 through the fourth contact hole 117 formed continuously in a part of the oxide film 112 and the first oxide film 108 for interlayer insulation. Next, a method for manufacturing a semiconductor device according to the present invention, particularly a method for forming the first wiring material 109, will be described in detail. After forming the first contact hole 110, 600-1000 polycrystalline silicon 109' is deposited on the entire surface by chemical vapor deposition.
Firstly, n-type impurities such as arsenic or phosphorus are ion-implanted on the entire surface, and annealing is performed at 900-1000°C. 40-soo titanium and 200-800 molybdenum silicide 109'' are continuously sputtered. After formation, annealing is performed at 700-800° C. using a halogen lamp, whereby the titanium reacts with a portion of the polycrystalline silicon 109' to form titanium silicide 109''. After that, the molybdenum silicide 109-
Remove part of it by etching. Although the present invention has been specifically explained based on the embodiments above, it goes without saying that the present invention is not limited to the above embodiments, and can be modified in various ways without departing from the gist thereof. Hydrofluoric acid-resistant substances other than molybdenum silicide M
It may be a high melting point metal such as O, Co, Ni, W, or PT, or a silicide thereof. [Effects of the Invention] As described above, according to the present invention, resistance can be lowered by the titanium silicide layer, and connections with other wiring materials can be made through hydrofluoric acid-resistant molybdenum silicide. This has the great effect of eliminating the problem of poor contact as in the past.
【図面の簡単な説明】[Brief explanation of the drawing]
第１図（ａ）、（ｂ）
の構造を示す断面図。
は、
本発明の半導体装置
１０１ ・
１０２ ・
１０３ ・
１０４ ・
１０４′
１０４“
１０５ ・
１０６ ・
１０７ ・
１０８ ・
１０９ ・
・ｐ型シリコン基板
・素子分離用酸化膜
・ゲート酸化膜
・ゲート電極
・多結晶シリコン
・モリブデンシリサイド
・低濃度ｎ型不純物拡散層
・絶縁膜サイドウオール
・高濃度ｎ型不純物拡散層（ソー
ス・ドレイン）
・・第１の眉間絶縁用酸化膜
・・第１の配線材料
１０９′
１０９“
１０９”
１１０ ・
１１１ ・
１１２ ・
１ １ ３ ・
１１４ ・
１１４′
１１４〜
１１５ ・
１１６ ・
１１７ ・
・多結晶シリコン
・チタンシリサイド
・モリブデンシリサイド
・第１のコンタクトホール
・高抵抗用多結晶シリコン
・第２の層間絶縁用酸化膜
・第２のコンタクトホール
・第２の配線材料
・チタンナイトライド
・ＡＬ
・第３の眉間絶縁用酸化膜
・第３のコンタクトホール
・第４のコンタクトホール
以上
出願人 セイコーエプソン株式会社
代理人 弁理士 上 柳 雅 誉（他１名）１（′浄書
（内容にズ更なし）
手続補正書
（方式）
％式％
１、事件の表示 昭和６３年 特許願 第１７７９１
０号２、発明の名称 半 導 体 装 置
（ａ）
ＩＯ！
◎１６３東京都新宿区西新宿２丁目４番１号（２３６）
セイコーエプソン株式会社代表取締役 中 村
恒 也
（ｂ）
第１図
連絡先
ｅ３４８−８５３１
内線３００〜３０２
（内容に変更なし）FIG. 1 is a sectional view showing the structure of FIGS. 1(a) and 1(b). Semiconductor device of the present invention 101 ・ 102 ・ 103 ・ 104 ・ 104'104'' 105 ・ 106 ・ 107 ・ 108 ・ 109 ・ P-type silicon substrate, oxide film for element isolation, gate oxide film, gate electrode, polycrystal Silicon, molybdenum silicide, low concentration n-type impurity diffusion layer, insulating film sidewall, high concentration n-type impurity diffusion layer (source/drain)...first eyebrow insulation oxide film...first wiring material 109' 109 "109" 110 ・ 111 ・ 112 ・ 1 1 3 ・ 114 ・ 114' 114 ~ 115 ・ 116 ・ 117 ・ ・Polycrystalline silicon・Titanium silicide・Molybdenum silicide・First contact hole・Polycrystalline silicon for high resistance・No. 2. Oxide film for interlayer insulation, 2nd contact hole, 2nd wiring material, titanium nitride, AL, 3rd oxide film for insulation between eyebrows, 3rd contact hole, 4th contact hole, etc. Applicant: Seiko Epson Corporation Agent Patent Attorney Masatoshi Kamiyanagi (and 1 other person) 1 ('Engraving (no changes to the content) Procedural amendment (method) % formula % 1, Indication of case 1988 Patent Application No. 17791
No. 0 2, Title of invention Semiconductor device (a) IO! ◎163 2-4-1 Nishi-Shinjuku, Shinjuku-ku, Tokyo (236)
Seiko Epson Corporation Representative Director Nakamura
Tsuneya (b) Figure 1 Contact information e348-8531 Extensions 300-302 (No changes to the content)