JPH01276485A - 半導体記憶回路素子 - Google Patents
半導体記憶回路素子Info
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- JPH01276485A JPH01276485A JP63107035A JP10703588A JPH01276485A JP H01276485 A JPH01276485 A JP H01276485A JP 63107035 A JP63107035 A JP 63107035A JP 10703588 A JP10703588 A JP 10703588A JP H01276485 A JPH01276485 A JP H01276485A
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- 238000012360 testing method Methods 0.000 abstract description 24
- 238000005259 measurement Methods 0.000 abstract description 5
- 230000003247 decreasing effect Effects 0.000 abstract description 4
- 239000000523 sample Substances 0.000 abstract description 4
- 230000007547 defect Effects 0.000 abstract description 3
- 238000010586 diagram Methods 0.000 description 8
- 230000002950 deficient Effects 0.000 description 4
- 238000000034 method Methods 0.000 description 4
- 230000007423 decrease Effects 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 230000007257 malfunction Effects 0.000 description 2
- 239000003990 capacitor Substances 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 230000010355 oscillation Effects 0.000 description 1
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体記憶素子に関し、特にメモリセルを配列
するワード線の電位を外部より制御できる半導体記憶素
子に関する。
するワード線の電位を外部より制御できる半導体記憶素
子に関する。
従来の半導体記憶素子は、製品として使用する電源、入
力信号の端子だけをウェハー状態での特性試験時に探針
可能であるようにチップ周辺に大きく配置していた。
力信号の端子だけをウェハー状態での特性試験時に探針
可能であるようにチップ周辺に大きく配置していた。
上述した従来の半導体記憶素子は、製品としての端子だ
けがウェハー状態での特性試験時に探針可能であり、組
立時にボンディング可能であるように、各端子がチップ
周辺に大きく配置されている。このため半導体記憶素子
の試験は、ウェハー状態での特性試験時および組立後の
選別工程時に、端子の電源電圧、温度を変化させ半導体
記憶素子の全体的な動作マージンを相対的に変化させる
ことにより、不具合を検出している。また、半導体記憶
素子の重要な規格である動作速度についての試験は、厳
しい規格であるため、ウェハー状態での特性試験時には
探針による波形の乱れや、雑音１発振があってその試験
はむずかしい。従って、速度試験は、選別工程において
行なわれる。
けがウェハー状態での特性試験時に探針可能であり、組
立時にボンディング可能であるように、各端子がチップ
周辺に大きく配置されている。このため半導体記憶素子
の試験は、ウェハー状態での特性試験時および組立後の
選別工程時に、端子の電源電圧、温度を変化させ半導体
記憶素子の全体的な動作マージンを相対的に変化させる
ことにより、不具合を検出している。また、半導体記憶
素子の重要な規格である動作速度についての試験は、厳
しい規格であるため、ウェハー状態での特性試験時には
探針による波形の乱れや、雑音１発振があってその試験
はむずかしい。従って、速度試験は、選別工程において
行なわれる。
この半導体記憶素子の速度規格の項目として書込みパル
ス幅Ｔ’ｗｐがある。この書込パルス幅Ｔ”ｗｐを決め
る回路内の動作マージンに選択されたワードトップと非
選択のワードトップの電位差であるワードトップの振幅
があり、このワードトップの振幅が小さくなってゆくと
、書込パルス幅Ｔ”ｗｐが増大するという不具合を起こ
す。
ス幅Ｔ’ｗｐがある。この書込パルス幅Ｔ”ｗｐを決め
る回路内の動作マージンに選択されたワードトップと非
選択のワードトップの電位差であるワードトップの振幅
があり、このワードトップの振幅が小さくなってゆくと
、書込パルス幅Ｔ”ｗｐが増大するという不具合を起こ
す。
第３図、第４国は従来の半導体記憶素子の一例のブロッ
ク図および詳細回路図である。この回路は、Ｒ／Ｗ回路
１、センス出力回路２、Ｒ／Ｗ制御回路３、ワードドラ
イバ４１〜４゜、セル５１〜５ｏおよび定電流源６１．
６２から構成される。ワードドライバ４□〜４．は、ワ
ードデコーダからの出力信号ＷＳｌ〜ＷＳｆｉが入力さ
れ、これら出力信号の１本だけがロウレベルとなる。
ク図および詳細回路図である。この回路は、Ｒ／Ｗ回路
１、センス出力回路２、Ｒ／Ｗ制御回路３、ワードドラ
イバ４１〜４゜、セル５１〜５ｏおよび定電流源６１．
６２から構成される。ワードドライバ４□〜４．は、ワ
ードデコーダからの出力信号ＷＳｌ〜ＷＳｆｉが入力さ
れ、これら出力信号の１本だけがロウレベルとなる。
今、信号ＷＳ１がロウレベルであるとし、信号ＷＳ１〜
ＷＳｆｉに対する基準電位ＶＲが与えられている。ワー
ドドライバ４１〜４アのトランジスタＱ１１〜ＱＬＩＩ
Ｉ Ｑ２１〜Ｑ２アはそれぞれ信号ＷＳｌ〜ＷＳ、およ
び基準電位ＶＲを入力とし、ＥＣＬ型カレントスイッチ
を構成し、トランジスタＱ３１〜Ｑ３１１は定電圧ＶＢ
を入力として抵抗Ｒ２１〜Ｒ２゜により決定される定電
流をカレントスイッチに流す。抵抗Ｒ１１〜Ｒ１ｏはカ
レントスイッチの負荷抵抗であり、このカレントスイッ
チを流れる定電流により、ワードドライバ４１〜４ｎの
出力信号の振幅を決めている。トランジスタＱ４１〜Ｑ
４ｆｌは、ワードドライバ４１〜４！１のエミッタフォ
ロア出力トランジスタであり、抵抗Ｒ１１〜Ｒ１゜の電
圧降下を入力信号として、フードトップＷＴ１〜ＷＴｎ
を出力する。
ＷＳｆｉに対する基準電位ＶＲが与えられている。ワー
ドドライバ４１〜４アのトランジスタＱ１１〜ＱＬＩＩ
Ｉ Ｑ２１〜Ｑ２アはそれぞれ信号ＷＳｌ〜ＷＳ、およ
び基準電位ＶＲを入力とし、ＥＣＬ型カレントスイッチ
を構成し、トランジスタＱ３１〜Ｑ３１１は定電圧ＶＢ
を入力として抵抗Ｒ２１〜Ｒ２゜により決定される定電
流をカレントスイッチに流す。抵抗Ｒ１１〜Ｒ１ｏはカ
レントスイッチの負荷抵抗であり、このカレントスイッ
チを流れる定電流により、ワードドライバ４１〜４ｎの
出力信号の振幅を決めている。トランジスタＱ４１〜Ｑ
４ｆｌは、ワードドライバ４１〜４！１のエミッタフォ
ロア出力トランジスタであり、抵抗Ｒ１１〜Ｒ１゜の電
圧降下を入力信号として、フードトップＷＴ１〜ＷＴｎ
を出力する。
今、信号ＷＳ１がロウレベルなので、フードトップＷＴ
１がハイレベレとなって選択され、フードトップＷＴ２
〜ＷＴ、が非選択となる。セル５１〜５゜はワードトッ
プＷＴ１〜ＷＴ、および同一デイジット線り、Ｄ上に接
続される。トランジスタＱ ＷＣ＋ Ｑ ’ｒｅ＋ Ｑ
ＲＣＩ Ｉ Ｑ ＲＣ２はそれぞれ書込み制御回路（
Ｒ／Ｗ回路）１がら書込み制御信号ＷＣ，Ｗで、読出し
制御信号ＲＣを入力信号とし、セル情報の書込み、読出
しを行う。選択ワードトップＷＴ１に接がるセル５１を
オンとしているトランジスタＱＣ１＋ＱＣ２とし、その
コレ。
１がハイレベレとなって選択され、フードトップＷＴ２
〜ＷＴ、が非選択となる。セル５１〜５゜はワードトッ
プＷＴ１〜ＷＴ、および同一デイジット線り、Ｄ上に接
続される。トランジスタＱ ＷＣ＋ Ｑ ’ｒｅ＋ Ｑ
ＲＣＩ Ｉ Ｑ ＲＣ２はそれぞれ書込み制御回路（
Ｒ／Ｗ回路）１がら書込み制御信号ＷＣ，Ｗで、読出し
制御信号ＲＣを入力信号とし、セル情報の書込み、読出
しを行う。選択ワードトップＷＴ１に接がるセル５１を
オンとしているトランジスタＱＣ１＋ＱＣ２とし、その
コレ。
クタ電位を■ｃ、ベース電位を■Ｂ＾とし、電流Ｉｏ、
Ｉ下を選択デイジット線り、Ｄを流れる読出し電流とす
ると、電流ＩＤはセル５１のトランジスタＱｃ１から流
れ、電流Ｉ３はトランジスタＱＲＣ２から読出し動作時
に流れている。
Ｉ下を選択デイジット線り、Ｄを流れる読出し電流とす
ると、電流ＩＤはセル５１のトランジスタＱｃ１から流
れ、電流Ｉ３はトランジスタＱＲＣ２から読出し動作時
に流れている。
いま、選択セル５１の内容を書変える動作を行う。読出
し制御信号ＲＣは書込み動作時に低レベルになりトラン
ジスタＱＲＣＩ ＋ ＱＲＣ２がオフとなる。書込み制
御信号ＷＣはトランジスタＱＣＩをオフさせるなめにデ
イジット線りを高レベルとする。従って、トランジスタ
Ｑｗｃがオンとなり電流工１がトランジスタＱｗｃより
流れる。逆に、トランジスタＱｃ３をオンさせるために
、デイジット線りの電位をさげなくてはならず、制御信
号Ｗでは低レベルとなる。従って、トランジスタＱＣ３
がオンに向い、電流ＩｎはトランジスタＱＣ３より流れ
る。
し制御信号ＲＣは書込み動作時に低レベルになりトラン
ジスタＱＲＣＩ ＋ ＱＲＣ２がオフとなる。書込み制
御信号ＷＣはトランジスタＱＣＩをオフさせるなめにデ
イジット線りを高レベルとする。従って、トランジスタ
Ｑｗｃがオンとなり電流工１がトランジスタＱｗｃより
流れる。逆に、トランジスタＱｃ３をオンさせるために
、デイジット線りの電位をさげなくてはならず、制御信
号Ｗでは低レベルとなる。従って、トランジスタＱＣ３
がオンに向い、電流ＩｎはトランジスタＱＣ３より流れ
る。
このとき非選択のフードトップＷＴ２〜ＷＴ。
の中に他のワードトップに比べて高電位のワードトップ
があるとする。複数あってもよいが、フードトップＷＴ
、が高レベルにあるとする。このフードトップＷ Ｔ
＋が高くなる理由は、製造ばらつきなどによるものであ
り、トランジスタの順方向電圧Ｖｒばらつき（Ｑ３＋、
Ｑ４＋） 、抵抗値のばらつき（ＲＩＢ、 Ｒ２１）
により、他の非選択フードトップよりも高レベルとなる
。このフードトップＷＴ、に接がるセル５１はトランジ
スタＱｃａによりオンとなり、そのベース電位をＶＢＨ
、コレクタ電位を■ｃＨとする。いま、選択セルのトラ
ンジスタＱＣ３がオンとなるように、デイジット線りを
下げると、ワードトップＷＴ、のレベルが少し高くなっ
ているため、書込み時に必要なマージンであるワードト
ップの振幅が減少している状態にあり、選択セルのコレ
クタ電位■ｃと非選択セルのコレクタ電位ＶＢＨのマー
ジンが減少し、トランジスタＱＣ３より流れるべき電流
ＩＤがトランジスタＱＣ７からリークする。このため、
選択セルの情報を書変えるには長い書込みパルス幅’Ｔ
’ｗｐが必要となる。このように非選択のワードトップ
のなかに通常より高いレベルのものがあると、書込みパ
ルス幅が増大するという不具合を生じる。
があるとする。複数あってもよいが、フードトップＷＴ
、が高レベルにあるとする。このフードトップＷ Ｔ
＋が高くなる理由は、製造ばらつきなどによるものであ
り、トランジスタの順方向電圧Ｖｒばらつき（Ｑ３＋、
Ｑ４＋） 、抵抗値のばらつき（ＲＩＢ、 Ｒ２１）
により、他の非選択フードトップよりも高レベルとなる
。このフードトップＷＴ、に接がるセル５１はトランジ
スタＱｃａによりオンとなり、そのベース電位をＶＢＨ
、コレクタ電位を■ｃＨとする。いま、選択セルのトラ
ンジスタＱＣ３がオンとなるように、デイジット線りを
下げると、ワードトップＷＴ、のレベルが少し高くなっ
ているため、書込み時に必要なマージンであるワードト
ップの振幅が減少している状態にあり、選択セルのコレ
クタ電位■ｃと非選択セルのコレクタ電位ＶＢＨのマー
ジンが減少し、トランジスタＱＣ３より流れるべき電流
ＩＤがトランジスタＱＣ７からリークする。このため、
選択セルの情報を書変えるには長い書込みパルス幅’Ｔ
’ｗｐが必要となる。このように非選択のワードトップ
のなかに通常より高いレベルのものがあると、書込みパ
ルス幅が増大するという不具合を生じる。
この速度の試験は、ウェハー状態での特性試験において
はむずかしく、この時点で不良素子を除去することはで
きない。従って、組立後の製品としての形態が整ったも
のについての試験を行う選別工程における速度試験まで
不良品を除去できず、そのため製品コストが高くなると
いう欠点がある。
はむずかしく、この時点で不良素子を除去することはで
きない。従って、組立後の製品としての形態が整ったも
のについての試験を行う選別工程における速度試験まで
不良品を除去できず、そのため製品コストが高くなると
いう欠点がある。
本発明の目的は、このような欠点を除き、測定用バッド
を付加することにより、ワード線の電位を外部から制御
し、特性試験をできるようにした半導体記憶素子を提供
することにある。
を付加することにより、ワード線の電位を外部から制御
し、特性試験をできるようにした半導体記憶素子を提供
することにある。
本発明の構成は、各メモリセルのワード線をそれぞれ駆
動するワードドライバを備えたＥＣＬ型半導体記憶回路
素子において、前記ワードドライバを構成するカレント
スイッチの定電流を定めるトランジスタのベースに、ま
たはこのベースに定電圧を供給する定電圧回路内に、前
記ワード線の電位を制御する外部電圧を印加できる電極
パッドが接続されて設けられたことを特徴とする。
動するワードドライバを備えたＥＣＬ型半導体記憶回路
素子において、前記ワードドライバを構成するカレント
スイッチの定電流を定めるトランジスタのベースに、ま
たはこのベースに定電圧を供給する定電圧回路内に、前
記ワード線の電位を制御する外部電圧を印加できる電極
パッドが接続されて設けられたことを特徴とする。
次に、本発明について図面を参照して説明する。
第１図は本発明の一実施例のブロック図である。本実施
例は、従来例と同様のＲ／Ｗ回路１、センス出力回路２
、Ｒ／Ｗ制御回路３、ワードドライバ４１〜４Ｑ、セル
５１〜５１１、定電流源６１．６□から構成されるが、
定電源ＶＢと接続される測定用パッド１１が付加された
ことを特徴とする。
例は、従来例と同様のＲ／Ｗ回路１、センス出力回路２
、Ｒ／Ｗ制御回路３、ワードドライバ４１〜４Ｑ、セル
５１〜５１１、定電流源６１．６□から構成されるが、
定電源ＶＢと接続される測定用パッド１１が付加された
ことを特徴とする。
このパッド１１は、ワードドライバ４１〜４゜のカレン
トスイッチ電流を決定する定電圧源ＶＢの配線に接続さ
れ、ウェハー状態での特性試験時、探針可能な大きさを
持つものである。この定電圧源Ｖ、の電位を上下するこ
とにより、抵抗Ｒ２１％ Ｒ２ｎの電圧降下・上昇を生
じ、カレントスイッチの定電流を増減させることができ
る。その結果、抵抗Ｒ１１〜Ｒ１ｏの電圧降下が増減さ
れ、非選択のワードトップＷＴ２〜ＷＴｆｌの電位を下
げたり、上げたりできる。従って、書込み動作時に必要
なマージンであるワードトップの振幅を、他のレベル間
のマージンとは、独立に変化させることができる。
トスイッチ電流を決定する定電圧源ＶＢの配線に接続さ
れ、ウェハー状態での特性試験時、探針可能な大きさを
持つものである。この定電圧源Ｖ、の電位を上下するこ
とにより、抵抗Ｒ２１％ Ｒ２ｎの電圧降下・上昇を生
じ、カレントスイッチの定電流を増減させることができ
る。その結果、抵抗Ｒ１１〜Ｒ１ｏの電圧降下が増減さ
れ、非選択のワードトップＷＴ２〜ＷＴｆｌの電位を下
げたり、上げたりできる。従って、書込み動作時に必要
なマージンであるワードトップの振幅を、他のレベル間
のマージンとは、独立に変化させることができる。
まず、ウェハー状態での特性試験時に外部から定電圧Ｖ
Ｂを下げるとする。つまり、この試験時に、半導体記憶
素子のテスタからパッド１１の探針を通して電圧■、よ
りも低い電圧を印加して低い電圧レベルにクランプする
。この時、ワードドライバ４１〜４ｎのカレントスイッ
チに流れる電流が減少し、非選択のワードトップの電圧
レベルが上昇し、ワードトップの振幅を小さくし、非選
択のワードトップのレベルを上げ、書込み動作に必要な
最小限のマージンを確保するようにする。
Ｂを下げるとする。つまり、この試験時に、半導体記憶
素子のテスタからパッド１１の探針を通して電圧■、よ
りも低い電圧を印加して低い電圧レベルにクランプする
。この時、ワードドライバ４１〜４ｎのカレントスイッ
チに流れる電流が減少し、非選択のワードトップの電圧
レベルが上昇し、ワードトップの振幅を小さくし、非選
択のワードトップのレベルを上げ、書込み動作に必要な
最小限のマージンを確保するようにする。
この非選択のワードトップＷＴ２〜ＷＴ、の中に、他の
非選択のワードトップに比べて高電位のフードトップＷ
ＴＩがある場合、そのワードトップＷＴ＋はマージンが
確保されていない状態になり、書込み動作４時に誤書込
みを生じ、動作不良を起こす。従って、ウェハー段階で
の特性試験を実施することが出来、この段階で不良品を
除去することができる。
非選択のワードトップに比べて高電位のフードトップＷ
ＴＩがある場合、そのワードトップＷＴ＋はマージンが
確保されていない状態になり、書込み動作４時に誤書込
みを生じ、動作不良を起こす。従って、ウェハー段階で
の特性試験を実施することが出来、この段階で不良品を
除去することができる。
第２図は本発明の第２の実施例のブロック図である。第
１の実施例では、定電圧源Ｖ１１の出力配線に測定用バ
ッド１１が接続されているが、本実施例では、定電圧■
８を発生する回路内部にパッド１２が接続されている。
１の実施例では、定電圧源Ｖ１１の出力配線に測定用バ
ッド１１が接続されているが、本実施例では、定電圧■
８を発生する回路内部にパッド１２が接続されている。
このパッド１２に外部より電圧を印加することにより定
電圧ＶＢを変化させることができる。
電圧ＶＢを変化させることができる。
なお、この実施例の定電圧回路は、図のように、ダイオ
ードＤ６１ ＋ Ｄ ６□、トランジスタＱ６１゜Ｑ６
２．抵抗Ｒ６１〜Ｒ６３から構成されるが、トランジス
タＱ６２のベースにパッド１２が設けられ、ここから電
圧を印加して電圧ＶＢをとり出すことができる。
ードＤ６１ ＋ Ｄ ６□、トランジスタＱ６１゜Ｑ６
２．抵抗Ｒ６１〜Ｒ６３から構成されるが、トランジス
タＱ６２のベースにパッド１２が設けられ、ここから電
圧を印加して電圧ＶＢをとり出すことができる。
以上説明したように本発明は、ウェハー状態での特性試
験時に製品の端子と同様に探針できると共に、ワードト
ップの振幅を外部から変化させられる測定用パッドを設
けることにより、製造はらつきによって生じ、非選択の
ワードトップの中で他のフードトップよりも高電位のワ
ードトップによる書込みパルス幅の増大を、むずかしい
速度試験を行うことなく、通常の動作不良として検出す
ることができる。従って、従来、不良品を組立後の選別
工程で除去していたが、製品に対する始めての電気的試
験であるウェハー状態での特性試験において不良を除去
することができ、コストを低減できるという効果がある
。
験時に製品の端子と同様に探針できると共に、ワードト
ップの振幅を外部から変化させられる測定用パッドを設
けることにより、製造はらつきによって生じ、非選択の
ワードトップの中で他のフードトップよりも高電位のワ
ードトップによる書込みパルス幅の増大を、むずかしい
速度試験を行うことなく、通常の動作不良として検出す
ることができる。従って、従来、不良品を組立後の選別
工程で除去していたが、製品に対する始めての電気的試
験であるウェハー状態での特性試験において不良を除去
することができ、コストを低減できるという効果がある
。
第１図は本発明の一実施例の部分回路図、第２図は本発
明の第２の実施例の回路図、第３図は従来の半導体記憶
回路の一例の１回路図、第４図は第３図の各部分の詳細
回路図である。 １・・・Ｒ／Ｗ回路、２・・・センス出力回路、３・・
・Ｒ／Ｗ制御回路、４１〜４１〜４゜・・・ワードドラ
イバ、５．〜５Ｉ〜５ｆｉ・・・セル、１１．１２・・
・バッド。 代理人 弁理士 内 原 晋
明の第２の実施例の回路図、第３図は従来の半導体記憶
回路の一例の１回路図、第４図は第３図の各部分の詳細
回路図である。 １・・・Ｒ／Ｗ回路、２・・・センス出力回路、３・・
・Ｒ／Ｗ制御回路、４１〜４１〜４゜・・・ワードドラ
イバ、５．〜５Ｉ〜５ｆｉ・・・セル、１１．１２・・
・バッド。 代理人 弁理士 内 原 晋
Claims (1)
- 各メモリセルのワード線をそれぞれ駆動するワードド
ライバを備えたＥＣＬ型半導体記憶回路素子において、
前記ワードドライバを構成するカレントスイッチの定電
流を定めるトランジスタのベースに、またはこのベース
に定電圧を供給する定電圧回路内に、前記ワード線の電
位を制御する外部電圧を印加できる電極パッドが接続さ
れて設けられたことを特徴とする半導体記憶回路素子。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63107035A JPH01276485A (ja) | 1988-04-27 | 1988-04-27 | 半導体記憶回路素子 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63107035A JPH01276485A (ja) | 1988-04-27 | 1988-04-27 | 半導体記憶回路素子 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01276485A true JPH01276485A (ja) | 1989-11-07 |
Family
ID=14448869
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63107035A Pending JPH01276485A (ja) | 1988-04-27 | 1988-04-27 | 半導体記憶回路素子 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01276485A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7810362B2 (en) | 2005-11-04 | 2010-10-12 | Fisher & Paykel Appliances Ltd. | Recirculation control in a washing machine |
-
1988
- 1988-04-27 JP JP63107035A patent/JPH01276485A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7810362B2 (en) | 2005-11-04 | 2010-10-12 | Fisher & Paykel Appliances Ltd. | Recirculation control in a washing machine |
| US9212443B2 (en) | 2005-11-04 | 2015-12-15 | Fisher & Paykel Appliances Limited | Washing machines |
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