JPH01276246A

JPH01276246A - デバッグ用装置

Info

Publication number: JPH01276246A
Application number: JP63102689A
Authority: JP
Inventors: Tatsuo Kimura; 辰雄木村; Tetsuo Senbon; 千本　哲男; Kyoko Igarashi; 五十嵐　恭子; Hiroshi Kamata; 洋鎌田
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1988-04-27
Filing date: 1988-04-27
Publication date: 1989-11-06

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔概　要〕被試験システムに装着され、そのＭＰＵに代わってその
プログラムを実行するとともにデバッグを行うデバッグ
装置に関し、デバッグ装置を簡単かつ安価に構成することを目的とし
、ＭＰＵ１３がボード上のＸｉ　Ｐ　ｔＪ接続機構１４に
取外し可能に装着される被試験システムのデバッグ装置
において、ＭＰＵ１３と同一又は同等のＭＰｔＪとデバ
ッグ制御機能とＭＰＵ接続機構１４に接続するボード接
続機構とデバッグ用操作パネル装置に接続するパネル接
続機構とを備え、ＭＰＵ１３に代って装着されてそのプ
ログラムを実行しデバッグを行うデバッグ兼用プロセッ
サと、デバッグに必須のマンマシンインタフェース制御
入力と表示機能を有するパネル本体とパネル接続機構と
接続してデバッグ兼用プロセッサに接続するＭＰＵ接続
機構を備えたデバッグ用操作パネル装置によりデバッグ
装置を構成する。

〔産業上の利用分野〕

本発明は、各種機能部品とマイクロプロセッサが実装さ
れている被試験システムに、そのマイクロプロセッサに
代わって装着されてそのプログラムを実行するとともに
デバッグを行うデバッグ用の諸装置に関する。

マイクロプロセッサを利用したシステムでは、そのプロ
グラムに誤りが存在するとシステムが誤動作をし、場合
によって暴走する危険がある。このため、そのプログラ
ム開発に際しては、プログラム中に存在する誤りを検出
してその訂正や消去を行って正しいプログラムに修正す
るデバッグ（ｄｅｂｕｇ）処理が必ず行われる。

デバッグの方法には、■机上でプログラムを再度チエツ
クする、■マイクロプロセッサと同様な論理的な動きを
するシミュレータを他のコンピュータで動かす、■実機
のシステムにデバッグ装置を接続して実際に動作させて
デバッグを行う。

■の方法は簡便でしかも経験上かなり効果的であるが、
人手でやるために信頼度に限界がある。

■の方法は一般によく用いられる方法であるが、設備が
大きなものとなること、入出力装置等のシミュレートで
きない部分が残ること等の問題がある。■の方法は実際
のシステムで行われるため、タイミング等も含め確実な
デバッグができるが、実際のシステムにデバッグ機能を
組み込む必要がある。

本発明は、■の方法でデバッグを行うためのデバッグ用
装置に関するもので、特に、小規模なシステムのデバッ
グに好適に用いることができるものである。

〔従来の技術〕

第９図は、デバッグ試験の対象となるマイクロコンピュ
ータシステム（以下、被試験システムという）を示した
ものである。

図において、１０は被試験システムで、プリント基板か
らなるボード１１上にマイクロコンピュータシステムを
構成する各種の機能部品が実装されている。

１２、〜１２．は、メモリ、Ｉｌｏ等の各種の機能部品
である。１３はマイクロプロセッサ（ＭＰＵ）で、ボー
ド１１に取り付けられているソケット等のＭＰＵ接続機
構１４に接続することにより、ボード１１に装着される
。

第１０図は、この被試験システム１０の各機能部品の一
般的な接続回路構成を示したものである。

図ｊこおいて、１５はボード１１に布設されたデータバ
ス、１６はアドレスバス、１７は制御信号ハスである。

制御信号バス１７には、リード／ライト信号（Ｒ／Ｗ信
号）同期信号の諸制御信号等が転送される。１２ｉおよ
び１２ｊはボードｌｌ上に実装される機能部品としてメ
モリ及びＩｌｏを例示したものである。ＭＰＵ１３はＭ
ＰＵ接続機構１４を介してボード１１に装着され、各バ
ス１５〜１７に接続される。

第１１図は、被試験システム１０のデバッグ方式の構成
を示したものである。デバッグ装置として被試験システ
ム１０をエミュレートしてデバッグを行うインサーキッ
トエミュレータ　（Ｉｎ−ｃｉｒｃｕｉｔ　ｅｍｕｌａ
ｔｏｒ　、以下、ＩＣＥで示す）が用いられる。デバッ
グ時は、図示のように被試験システム１０の〜ｆＰＵ１
３が取り外され、代ってＩＣＥ４０が接続される。

ＩＣＥ４０は、途中で処理をストップするブレークポイ
ント機能、プログラムの命令をワンステップずつ実行さ
せるワンステップ機能、実行の内容をトレースするトレ
ース機能等を備え、被試験システム１０のエミュレート
及びデバッグ処理を行う。

第１２図は、従来のデバッグ方式の接続回路構成とＩＣ
Ｅ４０の基本回路構成を示したものである。

以下、第１１図及び第１２図を参照して、従来のデバッ
グ方式の構成およびデバッグ動作を説明する。

ＩＣＥ４０は、ＭＰＵ１３を取り外したボードｌｌ上の
ＭＰＵ接続機構１４にコネクタ４１及びケーブル４２を
介して接続される。

ＩＣＥ４０において、４３はマイクロプロセッサ（ＭＰ
Ｕ）で、被試験システムのＭＰＵ１３と同一又は同等の
機能を有し、ＭＰＵ　１３の代りにそのプログラムを実
行する。４４はデバッグ用コントローラ（ＤＢＧＣＮＴ
Ｌ）で、デバッグ制御を行う。４５及び４６はマルチプ
レクサ（ＭＰＸ）で、ＭＰＸ４５はＤＢＧＣＮＴＬ４４
ｉ：制御されてデータバス１５に対する接続の切換へを
行い、〜’ＩＰＸ４６ｉ；！、同じ＜　ＤＢＧＣｉ’Ｊ
ＴＬ４４　に制御されてアドレスバス１６に対する制御
を行う。制御信号バス１７は、ＤＢＧＣＮＴＬ４４に接
続される。これらの各バス１５〜１７は、ソケット１４
、コネクタ４１及びケーブル４２を介してＭＰＸ４５．
４６及びデバッグ用コントローラ２４に接続される。４
７はマンマシンインタフェース（ＭＭＩ）で、キーボー
ドやデイスプレィ等の入出力機能を備えている。

この構成で被試験システムＩＯを試験するときは、ＩＣ
Ｅ４０はプロセッサモードに設定される。

ＤＢＧＣＮＴＬ４４は、プロセッサモード時はＭＰＸ４
５及び４６をＭＰＵ４３側に切り換える。

ＩＣＥ４０は、ブレークポイント、ワンステップ、スタ
ート等の各機能により被試験システム１０の各プログラ
ムを実行する。

ブレークポイント機能は、プログラムのデバッグ中の任
意の予め設定されたアドレスでストップさせる機能で、
ブレークポイントは、複数箇所設定される。

ワンステップ機能は、プログラムをワンステップずつ実
行させる機能で、プログラムがブレークポイント等でス
トップ後、ワンステップずつ命令を実行して、メモリや
レジスタの内容を確認しながらデバッグを進めて行く。

スタート機能は、ストップした点から次のブレークポイ
ントまでプログラムを進める機能である。

ブレークポイントやワンステップ動作を行ったときは次
の動作までストップ状態になり、その実行状態が正常で
あるか否かのチエツク及びデバッグが行われる。すなわ
ち、ブレークポイントやワンステップ動作によりプログ
ラムの実行がストップすると、デバッグモードに切り換
えられる。ＤＢＧＣＮＴＬ４４は、テハッグモート時Ｌ
ｔＭＰＸ４５及び４６をＤＢＧＣＮＴＬ４４側に切り換
える。

次いで、ＤＢＧＣＮＴＬ４４は、メモリ１３ｉやＭＰＵ
４３の内部レジスタ（ステータスレジスタ、演算レジス
タ等）の内容を読み出して、ＭＭ１４７のデイスプレィ
に表示する。

オペレータは、デイスプレィの表示内容から実行された
プログラムに誤りが有るか否かを判断し、誤り（バグ）
が検出されたときは、ＭＭＩ４７よりＤＢＧＣＮＴＬ４
４に指令して、メモリ１３ｉに格納されているプログラ
ムの誤り箇所を正しく訂正させる。

もし、デバッグのために過去の履歴をトレースする必要
がある場合は、ＭＰＵ４３内のトレース用メモリ　（図
示せず）に記憶されている命令実行ごとの命令コード、
実行アドレス、レジスタ類やメモリの内容を読み出し、
各命令の実行による履歴をトレースする。

以上のようにしてブレークポイント又はワンステップ動
作におけるデバッグが終了すると、再びモード切換えを
行ってＭＰＸ４５及び４６をＭＰＵ４３側に切り換え、
次のワンステップ動作又はスタート機能により次のブレ
ークポイントまで進める動作が行われる。プログラム実
行がストップすると、デバッグモードに切り換えられて
、前述のデバッグ処理が行われる。

〔発明が解決しようとする課題〕

従来の実際の被試験システム上で動作させてデバッグを
行う方式（■の方式）は、ＩＣＥ等を用いることにより
、タイミング等も含め確実なデバッグを行うことが可能
である。

しかしながら、反面、マイクロプロセッサのような安価
なプロセッサのプログラム開発に、ＩＣＥ等の不釣合に
高価なデバッグ装置を必要とするという問題があった。

本発明は、ＩＣＥ等の高価なデバッグ装置を必要としな
い簡単かつ安価なデバッグ用装置を提供することを目的
とする。

〔課題を解決するための手段〕

前述の課題を解決するために本出願に係る特定発明及び
各関連発明が採用した手段を、第１図を参照して説明す
る。第１図は、本出願に係る特定発明及び各関連発明の
基本構成をブロック図で示したものである。

第１図において、１０は被試験システムで、第９図で説
明した被試験システムと構成が共通するので、対応する
各構成には同じ符号を付して説明する。すなわち、ボー
ドｌｌ上に、メモリや■１０等の各機能部品１２．／１
２．が実装される。

マイクロプロセッサ１３（ＭＰＵ１３、取り外されてい
るので破線で示す）は、ボード１１上に取り付けられて
いるソケット等のＭＰＵ接続機構１４に取り外し可能に
装着される。１５はデータバス、１６はアドレスバス、
１７は制御信号ハスである。

２０はデバッグ兼用プロセッサ（ＤＢＧＭＰＵ）で、被
試験システム１０のＭＰＵ１３と同一又は同等機能のマ
イクロプロセッサ（ＭＰＵ）　２１１及びデバッグ制御
を行うデバッグ用コントローラ（ＤＢＧＣＮＴＬ）２１
２を備えたＩＣパッケージ２１と、被試験システム１０
Ｌ：Ｆ）ＭＰＵ接続機構１４に装着されてそのデータ、
アドレス及び制御信号の各バス（１５，１６，１７）に
ＩＣパンケージ２１を接続するボード接続機構２２と、
デバッグ用操作パネル装置３０のＭ　Ｐ　Ｕ接続機構３
２と接続され、デバッグ用のマンマシンインタフェース
制御信号の転送を行うパネル接続機構２３を備え、被試
験システム１０のＭＰＵ１３に代ってそのプログラムを
実行するとともに、デバッグ制御を行う。

３０はデバッグ用操作パネル装置（ＯＰＰＮＬ）で、デ
バッグに必須のマンマシンインタフェース制御入力を行
う入力部３１１及びデバッグ用の情報が表示される表示
部３１２を備えたパネル本体３１と、ＤＢＧＭＰＵ２０
のパネル接続機構２３と接続してデバッグ用のマンマシ
ンインタフェース制御信号の転送を行うＭ　Ｐ　Ｕ接続
機構３２を備工、デバッグ用のマンマシンインタフェー
ス制御を行う。

本出願の特定発明は、ＤＢＧＭＰＵ２０及び０ＰＰＮＬ
３０により被試験システム１０のデバッグを行うデバッ
グ装置に関するものであり、関連発明はＤＢＧＩｖｌＰ
Ｕ２０に係るものであり、他の関連発明は０ＰＰＮＬ３
０に関するものである。

〔作　用〕

各関連発明のＤＢＧＭＰＵ２０及びＯＰ　Ｐ　Ｎ　Ｌ３
０の動作は特定発明のデバッグ装置の動作から明らかに
なるので、以下、特定発明のデバッグ装置のデバッグ動
作について説明する。

被試験システム１０に実装されているＭ　Ｐ　Ｕ　１３
をＭＰＵ接続機構１４より取り外し、このＭＰＵ１３に
代えて、第１図に示すようにＤＢＧＭＰＵ２０を装着に
する。この装着は、ＤＢＧＭＰＵ２０側のボード接続機
構２２及び被試験システム１０側のＭＰＵ接続機構１４
によって行われる。

この装着により、ＤＢＧＭＰＵ２０は、被試験システム
１０のデータ、アドレス及び制御信号の各バス１５〜１
７に接続される。

次いで、ＤＢＧＭＰＵ２０に○ＰＰＮＬ３０が接続され
る。この接続は、ＤＢＧＭＰＵ２０側のパネル接続機構
２３及び０ＰＰＮＬ３０側のＭＰＵ接続機構３１によっ
て行われる。この接続により、ＤＢＧＭＰＵ２０と０Ｐ
ＰＮＬ３Ｑとの間で、デバッグ用のマンマシンインタフ
ェース制御信号の授受が可能になる。

以上のようにして、被試験システムＩＱ、ＤＢＧＭＰＵ
２０及び０ＰＰＮＬ３０の接続が終了すると、従来のデ
バッグ方式と同様なデバッグ処理が行われる。

すなわち、０ＰＰＮＬ３０の入力部３１１より、ブレー
クポイントの設定等を行い、プロセッサモードにおいて
ＤＢＧＭＰＵ２０にプログラムの命令を実行させる。

ブレークポイントに達するとデバッグモードへの切換え
が行われ、Ｄ　Ｂ　Ｇ　Ｍ　Ｐ　Ｕ　２０のデバッグ用
コントロール側に被試験システム１０のデータ。

アドレス及び制御信号の各バスが接続される。

オペレータは、０ＰＰＮＬ３０の入力部３１１よりメモ
リや内部レジスタの内容のリードを行って表示部３１２
に表示させ、実行されたプログラムに誤りが有るか否か
を判断する。誤りが検出されたときは、入力部３１１よ
りＤＢＧＭＰＵ２０に指示してメモリや内部レジスタの
誤り箇所を正しい値に訂正させる。

デバッグが終了すると、プロセッサモードに切り換り、
次のブレークポイントまで進める動作又はワンステップ
動作を行わせる。また、オペレータは、プログラム実行
途中において入力部３４より随時ストップ信号を送って
、プログラムの実行をストップさせることができる。

ブレークポイントへの到達、ワンステップ動作の終了、
実行途中のストップ動作等によりプログラムの実行がス
トップすると、前述と同様にデバラグモードへの切換え
が行われ、実行プログラムの誤りチエツク、誤りに対す
るデバッグ処理が行われる。

以上説明したように、デバッグ装置を、被試験システム
１０のＭＰＵ１３と同一又は同等機能のマイクロプロセ
ッサとデバッグ用コントローラ機能を有するＤＢＧＭＰ
ＬＪ２０と被試験システム１０のデバッグを行うために
必須のマンマシンインタフェース制御を行う０ＰＰＮＬ
３０に分けるようにしたので、ＤＢＧＭＰＵ２０と０Ｐ
ＰＮＬ３０を何れも簡単で小形かつ安価に構成すること
ができる。

したがって、これらのＤＢＧＭＰＵ２０及び０ＰＰＮＬ
３０を用いることにより、小形かつ安価で、スペースを
取らないデバッグ装置を構成することができる。

また、被試験システム１０が変っても、ＤＢＧＭＰＬ’
２０を代えるだけで、０ＰＰＮＬ３０は共用できるので
、被試験システム１０の変更に柔軟に対処することがで
きる。

〔実施例〕

特定発明（デバッグ装置）はＤＢＧＭＰＵ２０及び０Ｐ
ＰＮＬ３０に係る各関連発明を組み合せたものであるの
で、最初に各関連発明の実施例について説明する。

（Ａ）ＤＢＧＭＰＵ２０に係る関連発明の実施例ＤＢＧ
ＩｖＩＰＵ２０の一実施例を、第２図及び第３図を参照
して説明する。第２図はＤ　Ｂ　Ｇ　Ｍ　Ｐ　Ｕ３Ｏの
一実施例の構成の説明図、第３図はＤＢＧＭ　Ｐ　Ｕ　
２０の回路構成の説明図である。

第２図及び第３図において、ＤＢＧ〜ｆＰＵ２０゜ボー
ド接続機構２２及びパネル接続機構２３については、第
１図で説明したとおりである。

ＤＢＧＭＰＵ２０において、２１はＩＣパッケージで、
内部に被試験システム１００ＭＰＵ１３と同一又は同等
機能のマイクロプロセッサ（ＭＰＵ）２１１と、デバッ
グ制御を行うデバッグ用コントローラ　（ＤＢＧＣＮＴ
Ｌ）２１２と、マルチプレクサ（ＭＰＸ）２１３及び２
１４を備え、ＭＰＵ１３に代ってそのプログラムを実行
するとともに、デバッグ制御を行う。

ボード接続機構２２は、被試験ンステム１０のＭＰＵ接
続機構１４がソケット構造である場合はコネクタ構造で
構成される。

第２図はコネクタ構造のボード接続機構２２の一例を示
したもので、被試験システム１０のＭ　ＰＵ接続機構１
４の対応する接続口（図示せず）に挿入することにより
被試験システム１０のデータ。

アドレス及び制御信号の各バス１５〜１７にＤＢＧＭＰ
Ｕ２０を接続する接続ピン２２１１〜２２１、、で構成
される。

パネル接続機構２３は、０ＰＰＮＬ３０のＭＰＵ接続機
構３２がコネクタ構造である場合はソケット構造で構成
される。

第２図はソケット構造のパネル接続機構の一例を示した
もので、０ＰＰＮＬ３０のＭＰｔＪ接続機構３２の対応
する接続ピン（図示せず）が挿入されることによりデバ
ッグ用のマンマシンインタフェース制御信号の運送が行
われる接続口２３１１〜２３１．で構成される。

なお、本関連発明におけるＤＢＧＭＰＵ２０のボード接
続機構２２及びパネル接続機構２３の各構成は、第２図
に示される構成に限定されるものでなく、被試験システ
ム１０及び０ＰＰＮＬ３０の各接続機構の構成に対応し
て各種の接続構造のものを使用することができる。例え
ば、０ＰＰＮＬ３０のＭ　Ｐ　Ｕ接続機構３２がソケッ
ト構造の場合：よ、ＤＢＧＭＰＵ２０のパネル接続構造
２３はコネクタ構造で構成される。

次に、第３図の回路構成について説明する。ＭＰＵ２１
１は、ＤＢＧＣＮＴＬ２１２から切換え制御信号により
、プロセンサモード時はデータバス１５からのデータを
ＭＰＵ２１１に供給し、デバッグモード時はＤＢＧＣＮ
ＴＬ２１２に供給する。同様！、：ＭＰＸ２１４ｆｔ、
ＤＢＧＣＮＴＬ２１２からの切換え制御信号により、プ
ロセッサモード時はアドレスバス１６からのアドレスデ
ータをＭＰＵ２１１に供給し、デバッグモード時はＤＢ
ＧＣＮＴＬ２１２に供給する。制御信号バス１７はＤＢ
ＧＣＮＴＬ２１２に接続される。また、０ＰＰＮＬ３０
とＤＢＧＭＰＵ２０間のデバッグ用マンマシンインタフ
ェース制ｉ１１信号ハ、Ｄ　Ｂ　Ｇ　ＣＮＴＬ２１２に
よって授受される。

このＤＢＧＭＰＵ２０の回路構成は、第１２図に示した
従来のデバッグ装置（ＩＣＥ２０）の基本回路構成と構
成的には共通するが、本関連発明の場合は被試験システ
ム１０に専用で、デバッグ内容も簡単であるため、その
ＭＰＵ２１１．　ＤＢＧＣＮＴＬ　２１２．　ＭＰＸ　
２１３及び２１４等を含めても全体を簡単で小形かつ安
価に構成することができ、被試験システム１０のＭＰＬ
’１３と同程度の大きさのパッケージ２１内に収容する
ことができる。

（Ｂ）ＯＰＰＮＬ３０に係る関連発明の実施例０ＰＰＮ
Ｌ３０の各実施例を、第４図〜第６図を参照して説明す
る。

（Ｂ−１）ＯＰＰＮＬ３０の第１の実施例０ＰＰＮＬ３
０の第１の実施例を、第４図及び第５図を参照して説明
する。第４図は第１の実施例の構成の説明図、第５図は
０ＰＰＮＬ３０の回路構成の説明図である。

第４図及び第５図において、０ＰＰＮＬ３０゜パネル本
体３１．入力部３１１２表示部３１２及びＭ　Ｐ　Ｕ接
続機、ｔ＊３２については、第１図で説明したとおりで
ある。

入力部３１１はファンクションキーやテンキーで構成さ
れ、ブレークポイント設定、リード又はライト時のアド
レス設定、セット　（ＳＥＴ）、　　ラン（ＲＵＮ）、
　　ストップ（ＳＴＯＰ）、　　リード／ライ）（Ｒ／
’ｖＶ）等、デバッグ制御に必要最小限のマンマシンイ
ンタフェース制御入力を行う。

表示部３１２は、ＥＬや液晶の表示素子で構成され、入
力部で入力されたデータや、ＤＢＧＭＰＵ２０から転送
されたメモリやレジスタの内容等を表示する。

第４図及び第５図に示されたＭ　Ｐ　Ｕ接続機構３２に
おいて、３２１はＭＰＵ接続部で、Ｄ　Ｂ　Ｇ　ＭＰＬ
’２０のパネル接続機構２３との接続を行う。

３２２は接続ケーブルで、パネル本体３１１とＭＰＵ接
続部３２１を接続して、デバッグ用のマンマシンインタ
フェース制御信号を転送する。

ＭＰＵ接続部３２１は、ＤＢＧＭＰＵ２０のパネル接続
機構２３がソケット構造である場合はコネクタ構造で構
成される。

第４図は、コネクタ構造のＭ　Ｐ　Ｕ接続部３２１の一
例を示したものである。図において、３２１、、〜３２
１．．は接続ピンで、ＤＢＧＭＰＵ２０のパネル接続機
構２３の対応する接続口２３１１〜２３１、に挿入され
てデバッグ用のインタフｘ−ス制御信号の転送を行う。

３２１ｂは接続本体で、接続ピン３２１．、〜３２１．
ｋ及び接続ケーブル３２２を固定支持する。

なお、本関連発明におけるＭＰＵ接続機構３２のＭＰＵ
接続部３２１の構成は、第４図に示される構成に限定さ
れるものでなく、ＤＢＧＭＰＵ２０のパネル接続機構２
３の構成に対応して各種の接続構造のものを使用するこ
とができる。例えば、パネル接続機構２３がコネクタ構
造の場合は、ＭＰＵ接続部３２１はソケット構造で構成
される。

以上のようにして構成されたＯ　Ｐ　Ｐ　Ｎ　Ｌ　３０
において、入力部３１１は、デバッグ制御に必要最小限
のマンマシンインタフェース制御入力を行うものであり
、表示部３１２の表示内容はデータであってその表示素
子数は少くて済むので、全体を簡単で小形かつ安価に構
成することができる。

（Ｂ−２）　ＯＰ　Ｐ　Ｎ　Ｌ　３０の第２の実施例０
ＰＰＮ１３０の第２の実施例を、第６図を参照して説明
する。第６図は、第２の実施例の構成を示したもので、
同図（Ａ）は全体の斜視図、同図（Ｂ）及び（Ｃ）はそ
の実施態様を示したものである。

０ＰＰＮＬ３０は極めて小形で構成できるのて、ＤＢＧ
ＭＰＵ２０上に直接搭載することが可能である。第２の
実施例は、この場合の実施例である。

第６図において、パネル本体３１１入力部３１１及び表
示部３１２の構成は、第１の実施例と共通である。

第２の実施例においては、第１の実施例のような接続ケ
ーブル３２２を用いることなく、パネル本体３１に直接
Ｍ　Ｐ　Ｕ接続部３２１を取り付けるように構成される
。

第６図（Ｂ）はその一実施態様を示したもので、パネル
本体３１１．：ＭＰＵ接続部３２１の接続本体３２１、
を直接取り付けられる。３２１．、〜３２１　ａｋは、
接続ピンである。

第６図（Ｃ）は他の実施態様を示したもので、同図（Ｂ
）の接続本体３２１．をパネル本体３１に共用させ、パ
ネル本体３１に接続ピン３２１．。

〜３２１ａｋを直接取り付けるように構成したものであ
る。

第２の実施例の回路構成は、第６図（Ｂ）及び（Ｃ）の
場合も、第５図に示した回路構成と同じである。

（Ｃ）特定発明の実施例特定発明すなわちデバッグ装置の各実施例を、第７図及
び第８図を参照して説明する。第１図は第１の実施例の
構成の説明図、第８図は第２の実施例の構成の説明図で
ある。

第１の実施例は、第７図に示すように、被試験システム
１０にそのＭＰＵ接続機構１４を介してＤＢＧＭＰＵ２
０が装着される。このＤ　Ｂ　Ｇ　Ｍ　ＰＵ２０に、第
４図に示す第１の実施例の０ＰＰＮＬ３０が、そのＭＰ
Ｕ接続機構３２のＭＰＵ接続部３２１を介して接続され
る。

第２の実施例は、第８図に示すように、被試験システム
１０にそのＭＰＵ接続機構１４を介してＤＢＧＭＰＵ２
０が装着される。このＤＢＧ〜ＩＰＵ２０に、第６図に
示す第２の実施例の○ＰＰＮＬ３０が、接続ケーブルを
用いることなくそのＭＰＵ接続部３２１により直接接続
される。

第１の実施例の場合も第２の実施例の場合も、その組立
て方法及び組み立てられたデバッグ装置によるデバッグ
動作は先に〔作用〕の項で説明した内容と共通であるの
で、それらについての説明は省略する。

〔発明の効果〕

以上説明したように、本発明によれば次の諸効果が得ら
れる。

（１）デバッグ装置を、被試験システムのマイクロプロ
セッサと同一又は同等機能のマイクロプロセッサとデバ
ッグ用コントローラ機能を有するデバッグ兼用プロセッ
サＤ　Ｂ　Ｇ　Ｍ　Ｐ　Ｕと被試験システムのデバッグ
を行うために必須のマンマシンインタフェース制御を行
うデバッグ用操作パネル装置０ＰＰＮＬに分けるように
したので、デバッグ兼用プロセッサＤ　Ｂ　Ｇ　ＭＰ　
Ｕとデバッグ用操作パネル装置０ＰＰＮＬを、何れも簡
単で小形かつ安価に構成することができる。

（２）これらのデバッグ兼用プロセッサＤ　Ｂ　Ｇ　Ｍ
　ＰＵとデバッグ用操作パネル装置０ＰＰＮＬを用いる
ことにより、小形かつ安価で、スペースを取らないデバ
ッグ装置を構成することができる。

（３）被試験システムが変っても、デバッグ兼用プロセ
ッサを代えるだけでデバッグ用操作パネル装置は共用で
きるので、被試験システムの変更に柔軟に対処理するこ
とができる。

【図面の簡単な説明】

第１図は、本発明の特定発明及び各関連発明の基本構成
の説明図、第２図は、関連発明の一実施例の構成の説明図、第３図
は、同関連発明の回路構成の説明図、第４図は、他の関
連発明の第１の実施例の構成の説明図、第５図は、他の関連発明の回路構成の説明図、第６図は
、他の関連発明の第２の実施例の構成の説明図、第７図は、特定発明の第１の実施例の構成の説明図、第８図は、特定発明の第２の実施例の構成の説明図、第９図は、被試験システムの構成の説明、第１Ｏ図は、
被試験システムの接続回路構成の説明図、第１１図は、従来のデバッグ方式の構成の説明図、第１
２図は、従来のデバッグ方式の接続回路構成及びインサ
ーキットエミュレータ　（ＩＣＥ）の基本回路構成の説
明図である。第１図〜第８図において、１０・・・被試験システム、１１・・・ボード、１２．
〜１２Ｆ・・・機能部品、１３・・・マイクロプロセッ
サ（ＮｉＰＵ）、１４・・・〜ｉＰＵ接続機構、１５・
・・データバス、１６・・・アドレスバス、１７・・・
制御Ｂ　信号ハス、２０・・・デバッグ兼用プロセッサ
（ＤＢＧ〜ＩＰＵ）、２１・・・ＩＣパッケージ、２２
・・・ボード接続機構、２３・・・パネル接続機構、２
１１・・・マイクロプロセッサ（ＭＰＵ）　、２１２・
・・デバッグ用コントローラ（ＤＢＧＣＮＴＬ）　、２
１３，２１４・・・マルチプレクサ（ＭＰＸ）　、３０
・・・デバッグ用操作パネル装置（ＯＰＰＮＬ）　、３
１・・・パネル本体、３１１・・・入力部、３１２・・
・表示部、３２・・・ＭＰＵ接続機構、３２・・・ＭＰ
Ｕ接続部、３２２・・・接続ケーブル。他の開運発明の回路構成第５図

Claims

【特許請求の範囲】１、メモリ等の機能部品（１２＿１〜１２＿Ｐ）がデー
タバス（１５）、アドレスバス（１６）及び制御信号バ
ス（１７）が布設されているボード（１１）上に実装さ
れ、マイクロプロセッサ（１３）がボード（１１）上に
ＭＰＵ接続機構（１４）に取外し可能に装着される被試
験システム（１０）をデバッグするデバッグ装置におい
て、（Ａ）被試験システム（１０）のマイクロプロセッサ（
１３）に代わってそのプログラムを実行するとともに、
デバッグ制御を行うデバッグ兼用マイクロプロセッサで
あって、被試験システム（１０）のマイクロプロセッサ（１３）
と同一又は同等機能のマイクロプロセッサ（２１１）及
びデバッグ制御を行うデバッグ用コントローラ（２１２
）を備えたＩＣパッケージ（２１）と、被試験システム（１０）のＭＰＵ接続機構（１４）に装
着されてそのデータ、アドレス及び制御信号の各バス（
１５、１６、１７）にＩＣパッケージ（２１）を接続す
るボード接続機構（２２）と、デバッグ用操作パネル装置（３０）のＭＰＵ接続機構（
３２）と接続され、デバッグ用のマンマシンインタフェ
ース制御信号の転送を行うパネル接続機構（２３）、を設けたデバッグ兼用プロセッサ（２０）と、（Ｂ）被試験システム（１０）のデバッグに必須のマン
マシンインタフェース制御を行うデバッグ用操作パネル
装置であって、デバッグに必須のマンマシンインタフェース制御入力を
行う入力部（３１１）及びデバッグ用の情報が表示され
る表示部（３１２）を備えたパネル本体（３１）と、デバッグ兼用プロセッサ（２０）のパネル接続機構（２
３）と接続してデバッグ用のマンマシンインタフェース
制御信号の転送を行うＭＰＵ接続機構（３２）、を設けたデバッグ用操作パネル装置（３０）、を備えた
ことを特徴とするデバッグ装置。２、デバッグ装置に用
いられ、被試験システム（１０）のマイクロプロセッサ
（１３）に代わってそのプログラムを実行するとともに
、デバッグ制御を行うデバッグ兼用マイクロプロセッサ
（２０）であって、（Ａ）被試験システム（１０）のマイクロプロセッサ（
１３）と同一又は同等機能のマイクロプロセッサ（２１
１）及びデバッグ制御を行うデバッグ用コントローラ（
２１２）を備えたＩＣパッケージ（２１）と、（Ｂ）被試験システム（１０）のＭＰＵ接続機構（１４
）に装着されてそのデータ、アドレス及び制御信号を各
バス（１５、１６、１７）にＩＣパッケージ（２１）を
接続するボード接続機構（２２）と、（Ｃ）デバッグ用操作パネル装置（３０）のＭＰＵ接続
機構（３２）と接続され、デバッグ用のマンマシンイン
タフェース制御信号の転送を行うパネル接続機構（２３
）、を備えたことを特徴とするデバッグ兼用プロセッサ（２
０）。３、デバッグ装置に用いられ、被試験システム（１０）
のデバッグに必須のマンマシンインタフェース制御を行
うデバッグ用操作パネル装置（３０）であって、（Ａ）デバッグに必須のマンマシンインタフェース制御
入力を行う入力部（３１１）及びデバッグ用の情報が表
示される表示部（３１２）を備えたパネル本体（３１）
と、（Ｂ）デバッグ兼用プロセッサ（２０）のパネル接続機
構（２３）と接続してデバッグ用のマンマシンインタフ
ェース制御信号の転送を行うＭＰＵ接続機構（３２）、を備えたことを特徴とするデバッグ用操作パネル装置（
３０）。