JPH01276243A - Duplication control system - Google Patents
Duplication control systemInfo
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- JPH01276243A JPH01276243A JP63105064A JP10506488A JPH01276243A JP H01276243 A JPH01276243 A JP H01276243A JP 63105064 A JP63105064 A JP 63105064A JP 10506488 A JP10506488 A JP 10506488A JP H01276243 A JPH01276243 A JP H01276243A
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Abstract
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は入出力装置を共用する２つのプロセッサユニッ
トと、これらの２つのプロセッサユニットの動作を監視
し制御する二重化制御ユニットとを有する二重化制御シ
ステムに関し、更に詳しくは、２つのプロセッサユニッ
ト内のメモリの内容を等値化する手段として、ファース
トイン・ファ−ストアウト・メモリ＜Ｆ Ｉ ＦＯ）を
用いた二重化制御システムに関する。Detailed Description of the Invention (Field of Industrial Application) The present invention provides a duplex control system having two processor units that share an input/output device and a duplex control unit that monitors and controls the operations of these two processor units. The present invention relates to a system, and more particularly, to a duplex control system using first-in first-out memory (FIFO) as a means for equalizing the contents of memories in two processor units.
（従来の技術）
従来より、制御装置の信頼性を高める一つの手法として
、２つのプロセッサユニットを設けると共に、これらの
動作を監視し、どちら側を実作業に従事させ、どちら側
を待機状態とするか制御する二重化制御ユニットとを設
けた二重化システムがある。(Prior Art) Conventionally, one method of increasing the reliability of a control device is to provide two processor units, monitor their operations, and determine which side is engaged in actual work and which side is in a standby state. There is a redundant system equipped with a redundant control unit that performs control.
この様なシステムにおいては、実作業の連続性を保つた
めに、２つのプロセッサユニット内のメモリの内容を一
致させる必要があり、そのための等値化手段として、従
来よりＦＩＦＯを用いたものがある。In such systems, in order to maintain the continuity of actual work, it is necessary to match the contents of the memory in the two processor units, and FIFO has traditionally been used as an equalization means for this purpose. .
この場合、ＦＩＦＯには、実作業側のプロセッサユニッ
ト内のメモリからのデータが、実作業側のプロセッサユ
ニットからのライト動作によって書き込まれ、待機側の
プロセッサユニットからのリード動作によって、その内
容が読み出され、待機側のプロセッサユニット内のメモ
リに書き込まれるようになっている。In this case, data from the memory in the processor unit on the actual working side is written to the FIFO by a write operation from the processor unit on the actual working side, and its contents are read by a read operation from the processor unit on the standby side. It is written to the memory in the processor unit on the standby side.
（発明が解決しようとする課題）
ところで、このようにメモリ内容の等値化手段として、
ＦＩＦＯを用いた場合、ＦＩＦＯに一旦格納したメモリ
内容が、実作業側のプロセッサユニットの例えばプログ
ラムの暴走などによって、破壊されるなどするとそれが
そのまま待機側に引き継がれることとなって共倒れにな
るという不具合が生ずる。(Problem to be solved by the invention) By the way, as a means for equalizing memory contents in this way,
When using a FIFO, if the memory contents once stored in the FIFO are destroyed due to, for example, a runaway program in the processor unit on the actual working side, they will be inherited as they are on the standby side, resulting in a failure. A problem occurs.
本発明はこの様な点に鑑みてなされたものであって、そ
の目的は、ＦＩＦＯに対する実作業側がらのリード・ラ
イトアクセス、待ｆｉｌｌｌからのリード・ライトアク
セスを監視し、禁止されたアクセスにはＦＩＦＯの動作
を禁止して、その内容の保護を行い、システムの信頼性
を向上させることのできる二重化制御システムを実現す
ることにある。The present invention has been made in view of these points, and its purpose is to monitor read/write accesses to the FIFO from the actual working side and read/write accesses from the standby fill, and to prevent prohibited accesses from occurring. The object of the present invention is to realize a redundant control system that can inhibit the operation of FIFO, protect its contents, and improve the reliability of the system.
（課題を解決するための手段）
第１図は本発明の基本的な構成を示すブロック図である
０図において、ＰＣＩ、ＰＯ２は２つのプロセッサユニ
ット、ＤＸＣはこの２つのプロセッサユニットＰＣＩ、
ＰＯ２の動作を監視し、どちら側を実作業につかせどち
ら側を待８！側につかせるかを制御すると共に、２つの
プロセッサユニット内のメモリの内容を等値化するファ
ーストイン・ファーストアウト・メモリ（ＰＩＦ’Ｏ）
１を含む二重化制御ユニットである。(Means for Solving the Problem) FIG. 1 is a block diagram showing the basic configuration of the present invention. In FIG. 0, PCI and PO2 are two processor units, DXC is a two processor unit PCI,
Monitor the operation of PO2 and decide which side will do the actual work and which side will wait 8! First-in, first-out memory (PIF'O) that controls side-by-side control and equalizes the memory contents in the two processor units.
This is a redundant control unit including 1.
二重化制御ユニットにおいて、２はＰＩＦＯＬのシフト
・インＳｌ、シフト・アウトＳＯの制御を行うＦＩＩ”
Ｏ制御手段である。In the redundant control unit, 2 is FII which controls shift-in SL and shift-out SO of PIFOL.
O control means.
（作用）
ＦＩＦＯ制御手段２は２つのプロセッサユニットｐｃｔ
、ＰＯ２及び二重化制御ユニットＤＸＣから出力される
リード／ライト信号ＷＲ１、制御宣言信号ＣＴＬ、二重
化制御信号ＤＯ３を入力し、これらの各信号の論理によ
って、シフト・インＳ■、シフト・アウトＳＯを制御す
る。これによって必要な時以外にはＦＩＦＯへのアクセ
スを禁止し、その保護を可能とする。(Operation) The FIFO control means 2 includes two processor units pct.
, PO2 and the read/write signal WR1, control declaration signal CTL, and duplex control signal DO3 output from the duplex control unit DXC are input, and the shift-in S■ and shift-out SO are controlled by the logic of these signals. do. This prohibits access to the FIFO except when necessary, making it possible to protect it.
（実施例） 以下図面を用いて、本発明の実施例を詳細に説明する。(Example) Embodiments of the present invention will be described in detail below with reference to the drawings.
第２図は、本発明の一実施例を示す構成ブロック図であ
る０図において、第１図と同じものには同一の符号を付
して示す、各プロセッサユニットｐｃｉ、ＰＯ２は、い
ずれもプロセッサＣＰＵと、メインメモリＭ Ｍ ｔＪ
とを持っている。二重化制御ユニットＤＸＣにおいて、
３は各プロセッサユニットから出力されるその動作状態
を示す信号ＲＤＹｌ、ＲＤＹ２を監視し、どちらのプロ
セッサユニットに制御権を与えるかを判断する監視手段
であり、ここからは制御権をどちら側にするかを示す二
重化制御信号ＤＣ３Ｌ、ＤＣ８Ｒを出力する。2 is a configuration block diagram showing an embodiment of the present invention. In FIG. 0, the same components as in FIG. 1 are denoted by the same reference numerals. CPU and main memory M M tJ
and have. In the redundant control unit DXC,
3 is a monitoring means that monitors the signals RDYl and RDY2 outputted from each processor unit and indicates the operating status thereof, and determines which processor unit should be given the control right. It outputs duplex control signals DC3L and DC8R indicating whether the
Ｆ、ＩＦＯ制御手段２は、この二重化制御信号ＤＣ３１
、ＤＣ３Ｒ，２つのプロセッサユニットＰＣＩ、ＰＯ２
からのリード／ライト信号ＷＲＩＬ、ＷＲＴＲ及び、制
御宣言信号ＣＴＬＬ、ＣＴｌ−１２をそれぞれ入力し、
ＦＩＦＯＩのシフト・インＳ■、シフト・アウトＳＯの
制御を、以下の論理式に従って制御している。F, IFO control means 2 receives this duplication control signal DC31.
, DC3R, two processor units PCI, PO2
Input read/write signals WRIL, WRTR and control declaration signals CTLL, CTl-12 from
The FIFOI shift-in S2 and shift-out SO are controlled according to the following logical formula.
５Ｉ＝ＷＲＩ Ｌ−ＣＴＬＬ −ＤＣ３Ｌ＋ＷＲＩ
Ｒ−ＣＴＩ、Ｒ−ＤＣ８Ｒ
なだし、ＷＲＩは外部からのり−ド／ライト信号で、ラ
イトの時アサートされ
る（各信号の添字りは左側のプ
ロセッサユニットから、Ｒは右
側のプロセッサユニットからを
示している）
ｃ’ＦＬは制御宣言信号で、実作業を行っているユニッ
トがアサートす
る
Ｔ）Ｃ３は二重化制御信号で、制御権を与えたい側のユ
ニットのＤＣ３
を二重化制御ユニットがアサ−
トする
このように構成されるシステムによれば、ＦＩＦＯＩは
、ＦＩＦＯ制御手段２からの前記した論理式に従う場合
にのみ、シフト・インＳ■、シフト・アウトＳＯが制御
され、ＦＩＦＯＩ内のデータの書き込み、読みたしが可
能となり、それ以外にはＦＩＦＯＩへのアクセスが禁止
され、データの保護が行える。5I=WRI L-CTLL -DC3L+WRI
R-CTI, R-DC8R Note: WRI is an external read/write signal that is asserted when writing (the subscript of each signal indicates from the left processor unit, R indicates from the right processor unit). c'FL is a control declaration signal, which is asserted by the unit that is performing the actual work.T) C3 is a duplex control signal, and the duplex control unit asserts DC3 of the unit to which it wants to give control. According to the system configured in this way, the FIFOI is controlled in shift-in S and shift-out SO only when the above-mentioned logical formula from the FIFO control means 2 is followed, and the writing of data in the FIFOI is performed. The data can be read and read, and any other access to the FIFOI is prohibited, thereby protecting the data.
なお、上記の実施例では２つのプロセッサユニットから
アクセスされることを想定したものであるか、二重化制
御ユニットＤχＣ自身がアクセスできるようにしてもよ
い。In the above embodiment, it is assumed that two processor units access it, or the duplex control unit DχC itself may be able to access it.
（発明の効果）
以上詳細に説明したように、本発明によれば、等値化手
段にＦＩＦＯを用いたシステムにおいて、ＦＩＦＯアク
セスを所定の論理式を満足するときだけ行えるようにす
ることにより、ＦＩＦＯアクセスの保護を改善でき、信
頼性の高い二重化制御システムが提供できる。(Effects of the Invention) As described above in detail, according to the present invention, in a system using a FIFO as an equalization means, by allowing FIFO access to be performed only when a predetermined logical formula is satisfied, FIFO access protection can be improved and a highly reliable redundant control system can be provided.
第１図は本発明の基本的な構成ブロック図、第２図は本
発明の一実施例を示す構成ブロック図である。
Ｐｃｔ、ＰＯ２・・・プロセッサユニットＤＸＣ・・・
二重化制御ユニット
ト・・ＦＩＦＯ
２・・・ＦＩＦＯ制御手段
３・・・監視手段
代理人 弁理士 小沢信助１、−゛１
第１図FIG. 1 is a basic configuration block diagram of the present invention, and FIG. 2 is a configuration block diagram showing an embodiment of the present invention. Pct, PO2... Processor unit DXC...
Redundant control unit...FIFO 2...FIFO control means 3...Monitoring means agent Patent attorney Shinsuke Ozawa 1, -゛1 Figure 1
Claims (1)
ユニットの動作を監視し、どちら側を実作業につかせど
ちら側を待機側につかせるかを制御すると共に、２つの
プロセッサユニット内のメモリの内容を等値化するファ
ーストイン・ファーストアウト・メモリ（ＦＩＦＯ）を
含む二重化制御ユニットとを有する二重化制御システム
において、前記ＦＩＦＯのシフト・インＳＩ、シフト・
アウトＳＯの制御を、以下の論理式に従つて行うＦＩＦ
Ｏ制御手段を設けたことを特徴とする二重化制御システ
ム。 ＳＩ＝ＷＲＩ＿Ｌ−ＣＴＬ＿Ｌ−ＤＣＳ＿Ｌ＋ＷＲＩ＿
Ｒ・ＣＴＬ＿Ｒ・ＤＣＳ＿Ｒ ＳＯ＝＠ＷＲＩ＠＿Ｌ・＠ＣＴＬ＠＿Ｌ＋＠ＷＲＩ＠＿
Ｒ・＠ＣＴＬ＠＿Ｒただし、ＷＲＩは外部からのリード
／ライト信号で、ライトの時アサートされる （各信号の添字＿Ｌは左側のプロセッサユニットから、
＿Ｒは右側のプロセッサユニットからを示している） ＣＴＬは制御宣言信号で、実作業を行っているユニット
がアサートする ＤＣＳは二重化制御信号で、制御権を与えたい側のユニ
ットのＤＣＳを二重化制御ユニットがアサートする[Claims] Two processor units; operations of these two processor units are monitored, which side is assigned to actual work and which side is assigned to standby side; In a duplex control system having a duplex control unit including a first-in first-out memory (FIFO) that equalizes the contents of the FIFO, a shift-in SI, a shift-
FIF controls out SO according to the following logical formula
A redundant control system characterized by providing an O control means. SI=WRI_L-CTL_L-DCS_L+WRI_
R・CTL_R・DCS_R SO=@WRI@_L・@CTL@_L+@WRI@_
R・@CTL@_R However, WRI is a read/write signal from the outside and is asserted when writing (the subscript _L of each signal is from the left processor unit,
(_R indicates from the right processor unit) CTL is a control declaration signal, and DCS asserted by the unit performing actual work is a duplex control signal. The DCS of the unit to which you want to give control is sent to the duplex control unit. asserts
Priority Applications (10)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63105064A JPH0630070B2 (en) | 1988-04-27 | 1988-04-27 | Redundant control system |
| GB8904779A GB2217487B (en) | 1988-04-13 | 1989-03-02 | Dual computer system |
| NL8900635A NL8900635A (en) | 1988-04-13 | 1989-03-15 | DUAL COMPUTER SYSTEM. |
| DE3911848A DE3911848A1 (en) | 1988-04-13 | 1989-04-11 | DOUBLE COMPUTER SYSTEM |
| KR1019890004858A KR920003453B1 (en) | 1988-04-13 | 1989-04-12 | Duel computer system |
| BR898901738A BR8901738A (en) | 1988-04-13 | 1989-04-12 | DUAL COMPUTER SYSTEM |
| CN89102265A CN1041466C (en) | 1988-04-13 | 1989-04-13 | Dual control system |
| GB9204278A GB2251966B (en) | 1988-04-13 | 1992-02-28 | Dual computer system |
| GB9204279A GB2251967B (en) | 1988-04-13 | 1992-02-28 | Dual computer system |
| US08/033,661 US5434998A (en) | 1988-04-13 | 1993-03-16 | Dual computer system |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63105064A JPH0630070B2 (en) | 1988-04-27 | 1988-04-27 | Redundant control system |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01276243A true JPH01276243A (en) | 1989-11-06 |
| JPH0630070B2 JPH0630070B2 (en) | 1994-04-20 |
Family
ID=14397530
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63105064A Expired - Fee Related JPH0630070B2 (en) | 1988-04-13 | 1988-04-27 | Redundant control system |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0630070B2 (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR970002628A (en) * | 1995-06-30 | 1997-01-28 | Non-stopping system control device and system control method using same | |
| JP2011217169A (en) * | 2010-03-31 | 2011-10-27 | National Institute Of Advanced Industrial Science & Technology | Packet switching system |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5786972A (en) * | 1980-11-19 | 1982-05-31 | Yokogawa Hokushin Electric Corp | Doubled computer system |
-
1988
- 1988-04-27 JP JP63105064A patent/JPH0630070B2/en not_active Expired - Fee Related
Patent Citations (1)
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| JPS5786972A (en) * | 1980-11-19 | 1982-05-31 | Yokogawa Hokushin Electric Corp | Doubled computer system |
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| KR970002628A (en) * | 1995-06-30 | 1997-01-28 | Non-stopping system control device and system control method using same | |
| JP2011217169A (en) * | 2010-03-31 | 2011-10-27 | National Institute Of Advanced Industrial Science & Technology | Packet switching system |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0630070B2 (en) | 1994-04-20 |
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