NL8900635A

NL8900635A - DUAL COMPUTER SYSTEM.

Info

Publication number: NL8900635A
Application number: NL8900635A
Authority: NL
Original assignee: Yokogawa Electric Corp
Priority date: 1988-04-13
Filing date: 1989-03-15
Publication date: 1989-11-01
Also published as: GB9204279D0; GB2217487A; GB8904779D0; BR8901738A; CN1037417A; GB2251967B; KR890016466A; GB2251966B; KR920003453B1; GB9204278D0; GB2217487B; GB2251966A; DE3911848C2; DE3911848A1; GB2251967A; CN1041466C

Abstract

A dual computer system constituted of duplicated processor units (PC1, PC2) and a dual control unit (DXC) for controlling which side of the two processor units to keep operating (as a main system) or on standby (as subsidiary system). One processor acts in an actually operating state with the other on standby as a guard against a failure in the main system. The dual control unit controls which processor unit is to act for the main system through the medium of two internal independent interruption means (12L, 12R) for effecting switching of the main system and the subsidiary system selectively to the two processor units as a result of an interruption in one system. Such construction improves the continuity of the control at the time of switching. <IMAGE>

Description

* N035684 1 .* N035684 1.

Tweevoudig coroputerstel sel tDual coroputer set sel t

ACHTERGROND VAN DE UITVINDINGBACKGROUND OF THE INVENTION

1. Gebied van de uitvinding1. Field of the invention

De onderhavige uitvinding heeft betrekking op een tweevoudig coniputerstel sel dat gebruik maakt van twee verwerkingseenheden voor de verbetering van een continuïteit bij de sturing op het moment van 5 tweevoudige schakeling en meer in het bijzonder op een tweevoudig com-puterstelsel dat voorzien is van twee verwerkingseenheden waarvan de ene in een feitelijk-werkzame toestand (hoofdstelsel) komt, wanneer de ^ andere in een paraattoestand (hulpstelsel) komt tegen een falen van het t hoofdstelsel, en een tweevoudige stuureenheid voor het waarnemen van de ; 10 werking van de twee verwerkingseenheden en zodoende voor de sturing zodat een verwerkingseenheid tot bekrachtiging wordt gestuurd terwijl de andere verwerkingseenheid in paraattoestand wordt gehouden.The present invention relates to a dual computer system using two processing units to improve continuity of control at the time of dual switching and more particularly to a dual computer system comprising two processing units of which one enters an actual operating state (main system) when the other enters a standby state (auxiliary system) against a failure of the main system, and a dual control unit for sensing the; Operation of the two processing units and thus for the control so that one processing unit is energized while the other processing unit is kept in a ready state.

2. Beschrijving van de stand van de techniek2. Description of the prior art

Een tweevoudig stelsel is tot nu toe toegepast als een beschikbare 15 techniek voor het vergroten van de betrouwbaarheid van een stuurstel-sel.A dual system has hitherto been used as an available technique for increasing the reliability of a steering system.

Het stelsel voor de vergroting van de betrouwbaarheid doormiddel van twee verwerkingseenheden (computers) wordt bijvoorbeeld beschreven in U.S. PAT. Nos. 3.503.048; 3.562.716; 3.864.670 en andere.The reliability enhancement system using two processing units (computers) is described, for example, in U.S. Pat. PAT. Nos. 3,503,048; 3,562,716; 3,864,670 and others.

20 Fig. 1 is een tekening in de vorm van een blokschema dat een voorbeeld geeft van een tweevoudig stuurstelsel volgens de stand van de techniek zoals beschreven in U.S. PAT. No. 3.864.670. Het stelsel is voorzien van twee verwerkingseenheden (computers) PCI, PC2, een tweevoudige stuureenheid DXC voor de waarneming van de werking van deze 25 verwerkingseenheden, en meerdere ingangs-/uitgangs-eenheden 101 tot IOn aangesloten op de twee verwerkingseenheden via een bus.FIG. 1 is a block diagram drawing illustrating an exemplary prior art dual control system as described in U.S. Pat. PAT. No. 3,864,670. The system includes two processing units (computers) PCI, PC2, a dual control unit DXC for observing the operation of these processing units, and multiple input / output units 101 to IOn connected to the two processing units via a bus.

De tweevoudige stuureenheid DXC neemt de werking waar van de twee verwerkingseenheden PCI, PC2, bekrachtigt een van de twee eenheden terwijl hij de andere in paraattoestand houdt en is werkzaam voor het 30 schakelen van een toewijzing van de feitelijke werking aan de andere zijde van de verwerkingseenheid wanneer de verwerkingseenheid op de feitelijk-werkzame zijde faalt of voor onderhoudswerk of dergelijke van het stelsel wordt gedemonteerd.The dual control unit DXC senses the operation of the two processing units PCI, PC2, energizes one of the two units while keeping the other in standby and operates to switch an actual operation assignment on the other side of the processing unit when the processing unit on the actual operating side fails or is disassembled from the system for maintenance work or the like.

Hier is het mét betrekking tot de tweevoudige stuureenheid DXC 35 algemene praktijk dat een terugstel signaal van het stelsel toegepast wordt voor de tijdsturing zodat de feitelijk-werkzame toestand overgeschakeld wordt naar de paraattoestand van de twee verwerkingseenheden.Here, with respect to the dual control unit DXC 35, it is common practice that a system reset signal is used for the timing so that the actual operating state is switched to the standby state of the two processors.

8900635.' 'i * 28900635. " i * 2

In een dergelijk tweevoudig computerstel sel wordt, indien het stelsel eenmaal is teruggesteld, een manipul eertijd voor de initialisatie vereist alvorens terug te keren, en daarom is het een inherent probleem dat een computersturing gedurende enkele honderd ms of in het 5 ergste geval enkele seconden blijft hangen.In such a dual computer system, once the system is reset, an initialization manipulation time is required before returning, and therefore it is an inherent problem that a computer controller remains for a few hundred ms or worst for a few seconds to hang.

SAMENVATTING VAN DE UITVINDINGSUMMARY OF THE INVENTION

De uitvinding is gedaan met het oog op dergelijke omstandigheden en zijn belangrijkste doel is om een tweevoudig computerstelsel tot stand te brengen waarin een schakel tijd zal worden verkort en het blij-10 ven hangen van de sturing vermeden wordt door toepassing van een hard-ware-onderbreking van de verwerkingseenheid bij het tweevoudig schakelen (op het moment van stuuroverdracht).The invention has been made in view of such conditions, and its main object is to create a dual computing system in which a switching time will be shortened and control sticking avoided by the use of a hardware device. interruption of the processing unit during dual switching (at the time of steering transmission).

Een ander doel van de uitvinding is om een tweevoudig computerstel sel tot stand te brengen voorzien van middelen voor het gelijkmaken 15 van de inhoud van geheugens in twee verwerkingseenheden zodat een stuuroverdracht van een verwerkingseenheid naar de andere verwerkingseenheid in een tweevoudige stuureenheid vergemakkelijkt wordt, waarin een continuïteit van de sturing vergroot kan worden wanneer de stuuroverdracht van de ene verwerkingseenheid naar de andere wordt uitge-20 voerd, de inhoud van een geblokkeerde toegang naar gelijkmakende middelen wordt beveiligd, waarbij de betrouwbaarheid vergroot wordt.Another object of the invention is to create a dual computer system comprising means for equalizing the contents of memories in two processing units to facilitate a control transfer from one processing unit to the other processing unit in a dual control unit, in which a continuity of control can be increased when the control transfer from one processing unit to another is performed, the contents of a blocked access to equalizing means are secured, thereby increasing reliability.

Een ander doel van de uitvinding is om een stelsel tot stand te brengen waarin een tweevoudige stuureenheid en een van de verwerkingseenheden worden gedemonteerd van het stelsel en de ene verwerkingseen-25 heid klaar is voor werking.Another object of the invention is to create a system in which a dual controller and one of the processing units are disassembled from the system and one processing unit is ready for operation.

KORTE BESCHRIJVING VAN DE TEKENINGENBRIEF DESCRIPTION OF THE DRAWINGS

Fig. 1 is een tekening in de vorm van een blokschema dat een voor-beeld geeft van een tweevoudi g computerstelsel volgens de stand van de techniek; 30 fig. 2 is een blokschema dat een uitvoeringsvorm van de uitvinding weergeeft; fig. 3 is een tekening in de vorm van een blokschema dat een hoofddeel toont van een ander voorbeeld van de uitvinding; fig. 4 is een blokschema van het voorbeeld van fig. 3; 35 fig. 5 is een blokschema dat een ander voorbeeld van de uitvinding weergeeft; fig. 6 toont in concept aan de hand van een voorbeeld het principe van de werking; fig. 7 is een blokschema dat een ander voorbeeld van de uitvinding 40 weergeeft; 8900635 .Fig. 1 is a block diagram drawing illustrating an exemplary dual computer system of the prior art; Fig. 2 is a block diagram showing an embodiment of the invention; FIG. 3 is a block diagram drawing showing a main part of another example of the invention; FIG. 4 is a block diagram of the example of FIG. 3; Fig. 5 is a block diagram showing another example of the invention; Fig. 6 shows in concept on the basis of an example the principle of operation; Fig. 7 is a block diagram showing another example of the invention 40; 8900635.

3 3 * fig. 8 is een tekening in de vorm van een blokschema dat een frameconstructie weergeeft van gelijkmakingsgegevens die in FIFO in fig. 7 zijn geladen; fig. 9 is een stroomschema voor de uitvoering van een sequent!e-5 tabelverwerking van een verwerkingseenheid in een verwerk!ngssturing in fig. 7; fig. 10 is een stroomschema dat een gelijkmakingswerking weergeeft die uitgevoerd wordt door een andere verwerkingseenheid in fig. 7; fig. 11 is een blokschema dat een ander voorbeeld van de uitvin-10 ding weergeeft; fig. 12 is een blokschema dat een voorbeeld geeft van een busfunc-tiestopinrichting in fig. 11; fig. 13 is een verklarende tekening van een door toevoermiddelen in fig. 11 voortgebracht signaal; 15 fig. 14 is een blokschema dat een andere uitvoeringsvorm volgens de uitvinding weergeeft; fig. 15 en fig. 16 zijn tijdschema’s voor de weergave van de werking van het stelsel van fig. 14; fig. 17 is een blokschema dat een ander voorbeeld van de uitvoe-20 ringsvorm van fig. 14 weergeeft; fig. 18 is een blokschema dat een andere uitvoeringsvorm van de uitvinding weergeeft; fig. 19 is een tekening van werkzame golfvormen die een signaal-niveau weergeeft in elke toestand; 25 fig. 20 is een blokschema dat een andere uitvoeringsvorm van de uitvinding weergeeft; fig. 21 is een tekening in de vorm van een blokschema dat een voorbeeld geeft van de werkzame toestand van het stelsel in fig. 20; fig. 22 is een blokschema dat een voorbeeld weergeeft van een al-30 gemene constructie van het stelsel volgens de uitvinding; fig. 23 is een blokschema dat een interne constructie toont van de gemeenschappelijke nesteenheid in fig. 22; fig. 24 is een tijdschema dat een voorbeeld van de gemeenschappelijke nesteenheid weergeeft.3 3 * FIG. 8 is a block diagram drawing showing a frame construction of equalization data loaded into FIFO in FIG. 7; FIG. 9 is a flow chart for performing a sequence table processing of a processing unit in a processing controller in FIG. 7; FIG. 10 is a flowchart illustrating an equalizing operation performed by another processing unit in FIG. 7; Fig. 11 is a block diagram showing another example of the invention; FIG. 12 is a block diagram showing an example of a bus function stop device in FIG. 11; FIG. 13 is an explanatory drawing of a signal produced by supply means in FIG. 11; Fig. 14 is a block diagram showing another embodiment of the invention; FIG. 15 and FIG. 16 are timing diagrams for illustrating the operation of the system of FIG. 14; FIG. 17 is a block diagram showing another example of the embodiment of FIG. 14; Fig. 18 is a block diagram showing another embodiment of the invention; FIG. 19 is a working waveform drawing showing a signal level in each state; Fig. 20 is a block diagram showing another embodiment of the invention; FIG. 21 is a block diagram drawing illustrating the operating state of the system in FIG. 20; FIG. 22 is a block diagram showing an example of a general construction of the system of the invention; Fig. 23 is a block diagram showing an internal construction of the common nesting unit in Fig. 22; Fig. 24 is a timing chart showing an example of the common nesting unit.

35 BESCHRIJVING VAN DE VOORKEURSUITVOERINGSVORMEN35 DESCRIPTION OF THE PREFERRED EMBODIMENTS

Fig. 2 is een blokschema dat een uitvoeringsvorm volgens de uitvinding weergeeft.Fig. 2 is a block diagram showing an embodiment of the invention.

In de tekening geven referentietekens PCI, PC2 tweevoudige proces-soreenheden aan en DXC geeft een tweevoudige stuureenheid aan, die sig-40’ nalen STSL, ST5R waarneemt die de werkzame toestanden aangegeven die 8900635v * 4 opgewekt worden door de twee verwerkingseenheden PCI, PC2; die een ver-werkingseenheid bekrachtigt terwijl de andere verwerkingseenheid in pa-raattoestand wordt gehouden en hij wekt tweevoudige stuursignalen DCSL, DCSR op voor de schakeling van een toewijzing van de feitelijke werking 5 naar de zijde van de andere verwerkingseenheid wanneer de verwerkingseenheid op de feitelijk-werkzame zijde faalt of hij wordt gedemonteerd van het stelsel voor onderhoudswerk of dergelijke.In the drawing, reference characters PCI, PC2 denote dual processor units and DXC denotes a dual controller, sensing sig-40 signals STSL, ST5R indicating the operating states generated by the two processing units PCI, PC2; which powers a processing unit while the other processing unit is kept in standby state and generates dual control signals DCSL, DCSR for switching an actual operation assignment 5 to the other processing unit when the processing unit is on the actual active side fails or is disassembled from the maintenance work system or the like.

BS1L, BS1R geven eerste bussen aan, die de tweevoudige stuureen-heid DXC en de twee verwerkingseenheden PCI, PC2 verbinden en zij geven 10 gegevens door voor het wederzijds gelijkmaken van gegevensbanken.BS1L, BS1R indicate first buses connecting the dual control unit DXC and the two processing units PCI, PC2 and they transmit data for mutual equalization of databases.

101 tot IOn geven ingangs-/uitgangseenheden weer, die variëren in type voor zover ze signalen invoeren vanuit het proces of signalen uitvoeren naar het proces, waarbij ze een gemeenschappelijke communicatiefunctie hebben voor het overdragen van signalen naar een ander stel-15 sel en dergelijke.101 to IOn represent input / output units that vary in type as they input signals from the process or output signals to the process, having a common communication function for transferring signals to another system and the like.

BS2 geeft een tweede bus aan via welke gegevens worden uitgewisseld tussen de verwerkingseenheden PCI, PC2 en de ingangs-/uitgangseen-heden 101 tot IOn, waarbij beide aan elkaar gekoppeld worden. De tweede bus BS2 maakt gebruik van een standaardbus zodat verschillende in de 20 toekomst te ontwikkelen ingangs-/uitgangseenheden worden verbonden aan die welke reeds in gebruik zijn.BS2 designates a second bus through which data is exchanged between the processing units PCI, PC2 and the input / output units 101 to IOn, both of which are coupled together. The second bus BS2 uses a standard bus so that different input / output units to be developed in the future are connected to those already in use.

In de tweevoudige stuureenheid DXC, geeft 11 een verwerkingseenheid aan, die voorzien is van een waarneeminrichting om de signalen STSL waar te nemen waarbij STSR de werkzame toestanden aangeeft die op-25 gewekt worden door de twee verwerkingseenheden PCI, PC2 en een inrichting voor het gelijkmaken van gegevensbanken om een gegevensbank gelijk te maken voor de verwerkingseenheid die feitelijk werkzaam is en een gegevensbank voor de verwerkingseenheid in paraattoestand. Referentie-tekens 12L, 12R geven twee onafhankelijke onderbrekingsinrichtingen aan 30 om de schakeling aan te geven van het hoofdstelsel en het hulpstelsel naar de twee verwerkingseenheden PCI, PC2 volgens respectievelijk on-derbrekingssignalen INTL, INTR, die zo opgebouwd zijn dat ze een vast-houdinrichting omvatten zoals een register en dergelijke en aangebracht zijn tussen een eerste bus BS1 en een interne bus iDBUS.In the dual control unit DXC, 11 denotes a processing unit which is provided with a sensing device for detecting the signals STSL wherein STSR indicates the operating states generated by the two processing units PCI, PC2 and an equalizing device databases to equalize a database for the processor that is actually operating and a database for the processor in standby. Reference characters 12L, 12R indicate two independent interrupters 30 to indicate the switching of the main system and the auxiliary system to the two processing units PCI, PC2 according to interrupt signals INTL, INTR, respectively, which are arranged to hold a holding device. such as a register and the like and arranged between a first bus BS1 and an internal bus iDBUS.

35 In het vervolg wordt een werking van het stelsel zoals boven opgebouwd beschreven.In the following, an operation of the system as described above is described.

Indien elke werking normaal is brengen de verwerkingseenheden PCI, PC2 de toestandsignalen STSL, STSR voort naar de tweevoudige stuureenheid DXC, de tweevoudige stuureenheid DXC neemt dan de signalen waar om 40 te besluiten aan welke zijde de verwerkingseenheid bekrachtigd moet 8900635.If each operation is normal, the processing units PCI, PC2 output the state signals STSL, STSR to the dual control unit DXC, the dual control unit DXC then senses the signals to decide 40 on which side the processing unit is to be powered 8900635.

s 5 < worden of in paraattoestand moet worden gehouden en hij brengt overeenkomstig de tweevoudige stuursignalen DCSL, DCSR voort.s 5 <are to be kept in standby and it generates DCSL, DCSR according to the dual control signals DCSL.

Noodzakelijke gegevensbanken en programma's worden in geheugens (niet aangegeven) geladen in de verwerkingseenheden, PCI, PC2 vanuit 5 een gastcomputer via de ingangs-/uitgangseenheid met een communicatiefunctie en de tweede bus BS2 op het moment van initialisatie.Necessary databases and programs are loaded into memories (not shown) in the processing units, PCI, PC2 from a host computer via the input / output unit with a communication function and the second bus BS2 at the time of initialization.

Dan wordt in de werkzame toestand een geheugeninhoud in de verwer-kingseenheid op de zijde van de feitelijke werking successievelijk gekopieerd en zo bijgewerkt in een geheugen van de verwerkingseenheid in 10 paraattoestand via de eerste bus BS1 volgens werking van de gelijkmakende inrichting in de tweevoudige stuureenheid DXC.Then, in the operative state, a memory content in the processor on the actual operation side is successively copied and thus updated in a memory of the processor in standby state via the first bus BS1 according to operation of the equalizing device in the dual control unit DXC .

Dan wisselt de verwerkingseenheid op de zijde van de feitelijke werking gegevens uit met elke ingangs-/uitgangseenheid 10 via de tweede bus BS2, waarbij hij zo werkzaam is voor voorafbepaalde sturing en der-15 gelijke.Then, on the actual operation side, the processing unit exchanges data with each input / output unit 10 via the second bus BS2, thus operating for predetermined control and the like.

In een dergelijke toestand wordt, indien er een storing optreedt in de verwerkingseenheid op de zijde van de feitelijke werking, die gedetecteerd door een waarneeminrichting in de tweevoudige stuureenheid DXC, en indien bijgevolg de stuuroverdracht noodzakelijk is worden de 20 tweevoudige stuursignalen DCSL, DCSR dienovereenkomstig geschakeld. Een onderbrekingsfactor is uitgang voor de interne bus iDBUS die daarmee samenvalt, interne onderbrekingssignalen iINTL, ilNTR worden aangedreven en de onderbrekingsfactor wordt achtergehouden op de onderbrekings-inrichting 12L, 12R. De onderbrekingsinrichting 12L, 12R brengt dan on-25 derbrekingssignalen INTL, INTR voort aan de twee verwerkingseenheden PCI, PC2.In such a state, if a malfunction occurs in the processing unit on the actual operation side, which is detected by a sensing device in the dual control unit DXC, and if therefore the control transmission is necessary, the 20 dual control signals DCSL, DCSR are switched accordingly. . An interrupt factor is output for the internal bus iDBUS which coincides therewith, internal interrupt signals iINTL, ilNTR are driven and the interrupt factor is withheld on the interrupt device 12L, 12R. The interrupt device 12L, 12R then generates interrupt signals INTL, INTR to the two processing units PCI, PC2.

Bij ontvangst van de onderbrekingssignalen INTL, INTR, analyseren de twee verwerkingseenheden PCI, PC2 de door de eerste bus BS1 opgewekte onderbrekingsfaktor, en wanneer hij herkend wordt als een onderbre-30 king van de tweevoudige schakeling, wordt de stuuroverdracht uitgevoerd volgens de tweevoudige stuursignalen DCSL, DCSR die reeds zijn voortgebracht, waarbij zo de onderbrekingsfactor op nul gesteld wordt.Upon receipt of the interrupt signals INTL, INTR, the two processing units PCI, PC2 analyze the interrupt factor generated by the first bus BS1, and when it is recognized as an interrupt of the dual circuit, the control transfer is performed according to the dual control signals DCSL , DCSR that have already been generated, thus setting the interrupt factor to zero.

Een serie van de bovenbeschreven werkingen kan tot stand worden gebracht binnen een korte tijd van enkele tien yus tot enkele 35 honderden yus opdrachten vanaf het aanbrengen van de onderbrekingsinrichting 12L, 12R.A series of the operations described above can be accomplished within a short time from a few ten yus to a few hundred yus commands from the provision of the interrupt device 12L, 12R.

De verwerkingseenheid op paraatzijde wordt tot nu toe naar de zijde van de feitelijke werking geschakeld door een dergelijke stuuroverdracht. Zo wordt een dergelijke stuurwerking gemakkelijk geschakeld 40 aangezien de geheugeninhoud in de verwerkingseenheid op de paraatzijde 8900635.4 a 6 wordt bijgewerkt zodat hij op elk moment dezelfde is als een geheugen-inhoud in de andere verwerkingseenheid.The ready-side processing unit has hitherto been switched to the actual operation side by such control transfer. Thus, such a control operation is easily switched 40 since the memory content in the processor on the standby side 8900635.4-6 is updated so that it is the same as a memory content in the other processor at any time.

In de bovenbeschreven uitvoeringsvorm wordt de constructie waarin de tweede bus BS2 wordt verdubbeld als voorbeeld gegeven, echter kan 5 een dergelijke constructie worden toegepast met een busschakelaar tussen de ingangs-/uitgangseenheden 101 tot IOn.In the above-described embodiment, the construction in which the second bus BS2 is doubled is given as an example, however such a construction can be used with a bus switch between the input / output units 101 to 10On.

Het stelsel van een dergelijke constructie is er een waarvoor een onderbrekingsinrichting die beschikbaar is met van de verwerkingseenheid 11 onafhankelijke hardware wordt aangebracht in de tweevoudige 10 stuureenheid en zodoende werkt als een tweevoudig stuurstelsel waarin de tijd voor stuuroverdracht kan worden verkort en een uitstel van de sturing kan worden vermeden.The system of such a construction is one for which an interrupt device available with hardware independent of the processing unit 11 is mounted in the dual control unit 10 and thus acts as a dual control system in which the time for control transfer can be shortened and delay of the control can be avoided.

Fig. 3 is een tekening in de vorm van een blokschema van een hoofddeel dat een andere uitvoeringsvorm weergeeft van het tweevoudige 15 computerstelsel dat gebruik maakt van een geketend wachtrij-geheugen (FIFO) als een middel voor het gelijkmaken van geheugeninhouden in de twee verwerkingseenheden.Fig. 3 is a block diagram drawing of a main part showing another embodiment of the dual computing system using a chained queue memory (FIFO) as a means for equalizing memory contents in the two processing units.

In het stelsel worden gegevens van een geheugen in de verwerkingseenheid op de zijde van de feitelijke werking als gelijkmakingsmiddelen 20 in FIFO geschreven volgens een schrijfwerk!ng vanuit de verwerkingseenheid op de zijde van de feitelijke werking, de inhoud wordt gelezen volgens een leeswerking vanuit de verwerkingseenheid op paraatzijde en geschreven in een geheugen in de verwerkingseenheid op de paraatzijde.In the system, data from a memory in the processor on the actual operation side as equalizing means 20 is written in FIFO according to a write operation from the processor on the actual operation side, the content is read according to a read operation from the processing unit on the ready side and written in a memory in the processing unit on the ready side.

Ondertussen wordt, in het geval FIFO wordt toegepast als gelijkma-25 kingsinrichting voor de geheugeninhoud zoals boven beschreven en indien de geheugen!nhoud nadat hij in FIFO is geladen wordt afgebroken door bijvoorbeeld illegale werking van de verwerkingseenheid op de zijde van de feitelijke verwerking direct overgebracht naar de paraatzijde voor een gemeenschappelijke uitvoering.Meanwhile, in case FIFO is used as equalizing device for the memory content as described above and if the memory content after being loaded in FIFO is aborted, for example, illegal operation of the processing unit on the actual processing side is immediately transferred to the ready side for a common performance.

30 Om een dergelijk defect te verwijderen is de uitvoeringsvorm voorzien van een waarnemende lees/schrijftoegang vanuit van de feitelijke werking naar FIFO en lees/schrijftoegang vanuit de paraatzijde, waarbij een verboden toegang vanuit FIFO-werking wordt geblokkeerd zodat de inhoud wordt beveiligd waarbij de betrouwbaarheid van het stelsel ver-35 groot wordt.To remove such a defect, the embodiment includes sensing read / write access from the actual operation to FIFO and read / write access from the standby side, blocking a forbidden access from FIFO operation so that the content is protected while ensuring reliability of the system is enlarged.

In fig. 3 is de tweevoudige stuureenheid DXC voorzien van een geketend wachtrij-geheugen (FIFO) 111, en FIFO stuurmiddelen 112 voor de sturing van intree-wisselteken SI en uittree-wisselteken SO van FIFOIn Fig. 3, the dual control unit DXC is provided with a chained queue memory (FIFO) 111, and FIFO control means 112 for controlling the FIFO entry-change sign S1 and the FIFO exit-change sign SO

111.111.

40 FIFO stuurinrichting 112 voert een lees/schrijfsignaal WRI in, een 6900655.40 FIFO controller 112 inputs a read / write signal WRI, a 6900655.

i 7 * stuurdeclaratiesignaal CTL en een tweevoudig stuursignaal DCS die voortgebracht worden door de twee verwerkingseenheden PCI, PC2 en de tweevoudige stuureenheid DXC stuurt i ntree-wi sselteken SI en uittree-wisselteken SO volgens een logica van elk signaal en blokkeert een toe-5 gang naar FIFO voor beveiliging tenzij noodzakelijk.i 7 * control declaration signal CTL and a dual control signal DCS produced by the two processing units PCI, PC2 and the dual control unit DXC controls input signal sign SI and exit switch sign SO according to a logic of each signal and blocks an access to FIFO for security unless necessary.

Fig. 4 is een blokscheraa dat een voorbeeld weergeeft van de uitvoeringsvorm van fig. 3. De verwerkingseenheden PCI, PC2 bezitten elk een verwerkingseenheid CPU en een hoofdgeheugen MMU. In de tweevoudige stuureenheid DXC geeft een referentiegetal 110 een waarneeminrichting 10 aan voor het waarnemen van signalen RDY1, RDY2 die de dan werkzame toestanden aanduiden die voortgebracht worden door elke verwerkingseenheid, en die besluiten welke verwerkingseenheid een stuurcode moet verschaffen, waar vandaan tweevoudige stuursignalen DCSj_, DCSr worden voortgebracht om aan te geven welke zijde de stuurcode moet leveren.Fig. 4 is a block view illustrating an example of the embodiment of FIG. 3. The processing units PCI, PC2 each have a processing unit CPU and a main memory MMU. In the dual control unit DXC, a reference number 110 designates a sense device 10 for detecting signals RDY1, RDY2 indicating the then operating states generated by each processing unit, and deciding which processing unit is to provide a control code, from which dual control signals DCSj_, DCSr are generated to indicate which side to provide the control code.

15 FIFO stuurinrichting 112 voert de tweevoudige stuursignalen DCSl, DCSr, lees/schrijfsignalen WRIl, WRIr in vanuit de twee verwerkingseenheden PCI, PC2 en stuurdeclaratiesignalen CTLl, CTLr en hij stuurt intree-wisselteken SI en uittree-wisselteken SO van FIFO 111 volgens logische uitdrukkingen (1), (2).FIFO controller 112 inputs the dual control signals DCS1, DCSr, read / write signals WRI1, WRIr from the two processing units PCI, PC2 and control declaration signals CTL1, CTLr and it sends input change sign SI and exit change sign SO of FIFO 111 according to logical expressions ( 1), (2).

20 SI = WRIl.CTLl.DCSl + WRIr.CTLr.DCSr ...(1) SO = WRÏl.CTL[ + WRIr.CTLr ...(2) waarbij WRI een extern lees/schrijfsignaal aanduidt dat bevestigd wordt op het moment van schrijven (waarbij index L van elk signaal aangeeft “vanuit de linkerzijde van de verwerkingseenheid", waar-25 bij R aangeeft "vanuit de rechterzijde van de verwerkingseenheid"); CTL geeft een stuurdeclaratiesignaal aan dat wordt bevestigd door de eenheid onder feitelijke werking; DCS geeft een tweevoudig stuursignaal aan, waarbij de tweevoudige stuureenheid de DCS bevestigt van de eenheid op een zijde die voorzien moet worden 30 van een stuurcode.20 SI = WRIl.CTLl.DCSl + WRIr.CTLr.DCSr ... (1) SO = WRIl.CTL [+ WRIr.CTLr ... (2) where WRI designates an external read / write signal being confirmed writing (where index L of each signal indicates "from the left side of the processing unit", where R indicates "from the right side of the processing unit"); CTL indicates a control declaration signal which is confirmed by the unit under actual operation; DCS indicates a dual control signal, the dual control unit confirming the DCS of the unit on one side to be provided with a control code.

Volgens het zoals boven geconstrueerde stelsel worden in het geval FIFO 111 onderhevig is aan de hiervoor genoemde logische uitdrukkingen vanuit FIFO stuurmiddelen 112, intree-teken SI en uittree-teken SO gestuurd, gegevens in FIFO 111 kunnen zo worden geschreven en gelezen 35 maar een toegang naar FIFO 111 wordt overigens geblokkeerd en gegevens kunnen worden beschermd.According to the system as constructed above, in the event FIFO 111 is subject to the aforementioned logical expressions sent from FIFO control means 112, entry sign SI and exit sign SO, data in FIFO 111 can thus be written and read but only one access FIFO 111 is blocked and data can be protected.

In de boven beschreven uitvoeringsvorm wordt zo een toegang vanuit de twee verwerkingseenheden aangenomen, echter is de tweevoudige stuureenheid DXC zelf in staat om op een andere manier in de constructie 40 toegang te hebben.In the above-described embodiment, such an access is assumed from the two processing units, however the dual control unit DXC itself is capable of accessing the structure 40 in a different way.

8900635.8900635.

88

Volgens een diergelijke constructie wordt in het stelsel dat gebruik maakt van FIFO als gelijkmakende inrichting, FIFO toegang toegepast voor de vervulling van de voorafbepaalde logische uitdrukkingen, FIFO toegangsbeveiliging kan zo worden verbeterd en een tweevoudig 5 stuurstelsel met een hoge betrouwbaarheid kan worden verschaft.According to such an arrangement, in the system using FIFO as a tying device, FIFO access is applied for the fulfillment of the predetermined logical expressions, FIFO access security can thus be improved and a dual control system with high reliability can be provided.

Fig. 5 is een blokschema dat een verdere verbeterde uitvoeringsvorm van de uitvinding weergeeft. Waar FIFO, zoals weergegeven in fig.Fig. 5 is a block diagram showing a further improved embodiment of the invention. Where FIFO, as shown in fig.

4 wordt toegepast als gelijkmakende inrichting voor de geheugeninhoud, wordt gegevensuitlezing vanuit FIFO op de parate zijde langzaam in ver-10 gelijking tot het schrijven van gegevens in FIFO vanuit de verwerkings-eenheid aan de zijde van de feitelijke werking en indien dat het geval is, is het moeilijk om een nauwkeurige overdracht van gegevens te verzekeren. De uitvoeringsvorm heeft die kwestie verbeterd zodat een overdracht van gegevens nauwkeurig tot stand wordt gebracht in FIFO.4 is used as equalizing device for the memory content, data reading from FIFO on the ready side is slowly compared to writing data in FIFO from the processing unit on the actual operation side and if so, it is difficult to ensure accurate data transfer. The embodiment has corrected that issue so that a transfer of data is accurately accomplished in FIFO.

15 In fig. 5 brengt een onderbrekings-stuurinrichting 113 een onder-brekingssignaal voort aan de twee verwerkingseenheden volgens een logica van signalen zoals een vanuit de twee verwerkingseenheden PCI, PC2 voortgebracht toegangssignaal, waarbij het signaal EMPY aangeeft dat een met gegevens beladen inhoud leeg is en het signaal HFUL aangeeft 20 dat een met gegevens geladen inhoud de helft bedraagt van die voortgebracht door FIFO 111, uittree-wisseltekensignaal S0, intree-wisseltekensignaal SI en dergelijke, waarbij de verwerkingseenheid tenzij noodzakelijk zo afgehouden wordt van een onderbreking door het verhogen van een prioriteit voor uitlezing van gegevens.In Fig. 5, an interrupt controller 113 generates an interrupt signal to the two processing units according to a logic of signals such as an access signal generated from the two processing units PCI, PC2, the signal EMPY indicating that a data-loaded content is empty and the signal HFUL 20 indicates that a content loaded with data is half of that generated by FIFO 111, exit switch signal S0, entrance switch mark signal S1 and the like, the processing unit being so deprived of an interruption by increasing a rate unless necessary. priority for reading out data.

25 In de tweevoudige stuureenheid DXC bevat de onderbrekingsstuurin- richting 113 middelen voor het opwekken van onderbrekingssignalen FINT|_, FINTr om aan te geven dat de onderbreking een prioriteit voor gegevensuitlezing moet verhogen naar de twee verwerkingseenheden PCI, PC2 volgens de volgende logische uitdrukkingen (3) en (4).In the dual control unit DXC, the interrupt controller 113 includes means for generating interrupt signals FINT | _, FINTr to indicate that the interrupt must increase a data read priority to the two processing units PCI, PC2 according to the following logic expressions (3 ) and (4).

30 FINTL = ACCr.SI.HFUL.IFl + ACC[\FINl + "ÏRST.FIW|_ ...(3) finl = fintl FINTr = ACCl.SI.HFUL.IFr + ACCr.FINr + ÏRST.FINr ...(4) 35 FINr = FINTr ifl = (FÏN[.IFl + SO.ACCL.EMPY) IFr = (FÏNr.IFr + SO.ACCr.EMPY) waarbij ACC een toegangssignaal aangeeft naar de onderbrekings-stuurinrichting (een index L van elk signaal geeft aan "vanaf 40 de verwerkingseenheid aan de linkerzijde" en R geeft aan "vanaf 8900635' 9 de verwerkingseenheid aan de rechterzijde"); 50 geeft een uittree-wisseltekensignaal van FIFO aan; 51 geeft een intree-wisseltekensignaal aan van FIFO, HFUL geeft een half-vol signaal aan dat voortgebracht wordt wanneer de 5 halve hoeveelheid gegevens in FIFO wordt geladen; EMPY geeft een leeg signaal aan dat voortgebracht wordt wanneer FIFO leeg raakt; FINTl geeft een onderbrekingssignaal aan dat verschaft wordt aan de verwerkingseenheid aan de linkerzijde; 10 FINTr geeft een onderbrekingssignaal aan dat verschaft wordt aan de verwerkingseenheid aan de rechterzijde; IRST geeft een terugstel signaal aan voor de onderbrekingssigna-len FINTj_, waarbij FINTr verschaft wordt vanuit de verwerkingseenheid aan de rechter- of aan de linkerzijde wanneer toe-15 gangssignaal ACC wordt bekrachtigd.30 FINTL = ACCr.SI.HFUL.IFl + ACC [\ FINl + "IRST.FIW | _ ... (3) finl = fintl FINTr = ACCl.SI.HFUL.IFr + ACCr.FINr + IRST.FINr .. . (4) 35 FINr = FINTr ifl = (FÏN [.IFl + SO.ACCL.EMPY) IFr = (FÏNr.IFr + SO.ACCr.EMPY) where ACC indicates an access signal to the interrupt control device (an index L of each signal indicates "from 40 the processing unit on the left" and R indicates "from 8900635 '9 the processing unit on the right"); 50 indicates an exit change signal signal of FIFO; 51 indicates an input change sign signal of FIFO, HFUL indicates a half full signal generated when the half amount of data is loaded into FIFO; EMPY indicates an empty signal generated when FIFO becomes empty; FINTl indicates an interrupt signal which is provided to the processor on the left 10 FINTr indicates an interrupt signal which is provided to the right hand process unit; IRST indicates a n Reset signal for the interrupt signals FINTj_, wherein FINTr is provided from the processor on the right or left when access signal ACC is energized.

Fig. 6 toont in concept aan de hand van een voorbeeld het principe van de werking van het zoals boven geconstrueerde stelsel waarin een aantal equivalente in FIFO geladen gegevens is uitgezet in de richting van de X-as en een tijd in de richting van de Y-as.Fig. 6 conceptually illustrates, by way of example, the principle of operation of the system constructed above, in which a number of equivalent FIFO loaded data are plotted in the X axis direction and a time in the Y axis direction .

20 Aangenomen wordt nu dat de verwerkingseenheid aan de linkerzijde feitelijk werkzaam is en de verwerkingseenheid aan de rechterzijde paraat wordt gehouden. Indien het schrijven van gegevens in FIFO vanuit de verwerkingseenheid PCI op de zijde van de feitelijke werking frequenter is dan het uitlezen van gegevens door de verwerkingseenheid PC2 25 op de paraatzijde dan wordt het aantal geladen gegevens geleidelijk aan zoals weergegeven vermeerderd waarbij het de helft van de totale hoeveelheid op de juiste tijd bereikt. Dan wordt het half-vol signaal HFUL voortgebracht uit FIFO 111. Bij ontvangst van het half-vol signaal HFUL brengt onderbrekingsstuurinrichting 2 het onderbrekingssignaal FINTp 30 voort volgens de logische uitdrukking (4). Bij detectie van het onderbrekingssignaal stelt de verwerkingseenheid PC2 op de paraatzijde het onderbrekingssignaal FINTr terug op het terugstel signaal IRST en het verhoogt een prioriteit voor uitlezing van gegevens vanuit FIFO 111. Zo vermindert geleidelijk het aantal van in FIFO 111 geladen gegevens.It is now assumed that the processor on the left is actually operating and the processor on the right is kept ready. If writing data in FIFO from the processing unit PCI on the actual operation side is more frequent than reading data by the processing unit PC2 25 on the standby side, the number of loaded data is gradually increased as shown, increasing half of the data. total amount reached at the correct time. Then the half-full signal HFUL is generated from FIFO 111. Upon receiving the half-full signal HFUL, interrupt controller 2 produces the interrupt signal FINTp 30 according to the logical expression (4). Upon detection of the interrupt signal, the processor PC2 on the standby side resets the interrupt signal FINTr to the reset signal IRST and it increases a priority for reading data from FIFO 111. Thus, gradually the number of data loaded in FIFO 111 decreases.

35 Wanneer een gegevens-uitleessnelheid vanuit de verwerkingseenheid PCI op de zijde van de feitelijke werking en een gegevens-uitleessnelheid vanuit de verwerkingseenheid PC2 op de paraatzijde opnieuw aanmerkelijk verandert, fluctueert hier een hoeveelheid in FIFO 111 geladen gegevens op de grens van half-vol zoals weergegeven in een deel van (A). Het le-40 ge signaal EMPY is echter nog niet bevestigd in de toestand en daarom 8900635: , 10 wordt het onderbrekingssignaal INTr volgens de uitdrukking (4) niet voortgebracht.35 When a data readout speed from the processing unit PCI on the actual operation side and a data readout speed from the processing unit PC2 on the standby side change significantly again, an amount of data loaded in FIFO 111 fluctuates here at the half-full limit such as shown in part of (A). However, the empty signal EMPY has not yet been confirmed in the state, and therefore 8900635: 10, the interrupt signal INTr of expression (4) is not generated.

Een gegevens-uitleeswerking van de verwerkingseenheid PC2 op paraatzijde vanuit FIFO is snel» de geladen gegevens nemen af en wanneer 5 het op de juiste tijd leeg raakt wordt het lege signaal EMPY bevestigd. Het aantal In FIFO 111 geladen gegevens neemt daarna, zoals weergegeven in deel (B) toe en wanneer het half-vol raakt wordt het onderbrekingssignaal INTr voortgebracht volgens de uitdrukking (4) zodat de prioriteit wordt verhoogd van gegevens uitgelezen voor de verwerkingseen-10 heid PC2 op paraatzijde.Data readout from the ready-to-read processor PC2 from FIFO is fast, the loaded data decreases and when it becomes empty at the correct time, the empty signal EMPY is confirmed. The number of data loaded into FIFO 111 then increases, as shown in part (B), and when it becomes half full, the interrupt signal INTr is generated according to the expression (4) so that the priority of data read out for the processing unit is increased. PC2 on standby.

Fig. 7 is een blokschema van een andere uitvoeringsvorm volgens de uitvinding waarin een constructie binnen de verwerkingseenheden zodanig wordt uitgevoerd dat de mate waarin de feitelijke werking is uitgevoerd wordt gestuurd op het moment van stuuroverdracht van een verwerkings-15 eenheid naar de andere en de feitelijke werking zal continu uitgevoerd worden wanneer de sturing wordt overgedragen.Fig. 7 is a block diagram of another embodiment of the invention in which a construction within the processing units is performed such that the degree to which the actual operation is performed is controlled at the time of control transfer from one processing unit to the other and the actual operation will be carried out continuously when the control is transferred.

In de verwerkingseenheden PCI, PC2 geven verwijzingsgetallen 31, 41 elk CPU's weer, 32, 42 geven hoofdgeheugens weer waarin verschillende gegevensbanken een stuurprogramma, een programma voor de oproep tot 20 gelijkmaking dat geactiveerd wordt bij oproep vanuit het stuurprogramma en dergelijke worden geladen.In the processing units PCI, PC2, reference numerals 31, 41 each represent CPUs, 32, 42 represent main memories in which different databases load a driver, a program for the call for equalization that is activated on call from the driver and the like.

Referentiegetallen 33, 43 geven een identificatieteken-ladingsin-richting weer voor het laden van een start-identificatieteken en een eind-identificatieteken in FIFO 111 binnen de tweevoudige stuureenheid 25 DXC op die tijdstippen waarop de feitelijke werking begint en eindigt, 34, 44 geven een eind-identificatieteken detectie-inrichting weer voor het detecteren of het eind-identificatieteken wel of niet aanwezig is in de gegevens-uitlezing van FIFO 111, 35, 45 geven een gegevens-laad-inrichting weer voor het laden van gegevens vanuit het start-identifi-30 catieteken naar het eind-identificatieteken in de hoofdgeheugens (MMU) 32, 42 wanneer het eind-identificatieteken wordt gedetecteerd.Reference numerals 33, 43 represent an identifier charge device for loading a start identifier and an end identifier in FIFO 111 within the dual controller 25 DXC at those times when actual operation begins and ends, 34, 44 end identification detecting device for detecting whether or not the end identification is present in the data readout of FIFO 111, 35, 45 displaying a data loading device for loading data from the start identifi -30 catation to the end identifier in the main memories (MMU) 32, 42 when the end identifier is detected.

Een werking van het stelsel, zoals boven geconstrueerd zal in het vervolg worden beschreven.An operation of the system as constructed above will be described below.

Hier is de verwerkingseenheid PCI die op de zijde van de feitelij-35 ke werking en de verwerkingseenheid PC2 die op de paraatzijde. De verwerkingseenheid PCI voert bijvoorbeeld een terugkoppel sturing uit en een sequentiesturing volgens het stuurprogramma en vult een gegevensbank aan in het hoofdgeheugen 32. Voor de bijgewerkte gegevens die vereist zijn om de geheugeninhoud van de verwerkingseenheid PC2 op paraat-40 zijde gelijk te maken wordt een frame met equivalente gegevens voorbe- 6900635.1 π reid volgens een opvraag vanuit het opvraagprogramma voor de gelijkmaking en het wordt in FIFO 111 in de tweevoudige stuureenheid DXC geladen.Here, the processor unit PCI is on the actual operation side and the processor unit PC2 is on the standby side. For example, the processor PCI performs a feedback and sequence control according to the driver and completes a database in the main memory 32. For the updated data required to equalize the memory contents of the processor PC2 on standby 40, a frame becomes with equivalent data prepared 6900635.1 π according to a query from the equalization poll program and it is loaded in FIFO 111 into the dual control unit DXC.

Hier voegt identificatieteken-invoeginrichting 33 een start-iden-5 tificatieteken in en een eind-identificatieteken op die tijdstippen waarop de feitelijke werking respectievelijk begint en eindigt. Dat wil zeggen, voor het geval dat de verwerkingseenheid PCI bijvoorbeeld werkzaam is voor sturing van meerdere stuurlussen worden het start-identi-ficatieteken en het eind-identificatieteken ingevoegd op die tijdstip-10 pen waarop een sturing van een lus begint en eindigt en in het geval dat er een sequentiesturing wordt uitgevoerd volgens meerdere sequen-tietabellen worden het start-identificatieteken en het eind-identificatieteken steeds ingevoegd wanneer er een sequent!etabel wordt gemanipuleerd.Here, identifier insertion device 33 inserts a start identification identifier and an end identifier at those times when actual operation begins and ends, respectively. That is, in case the processor PCI is operative, for example, to control multiple control loops, the start identification mark and the end identification mark are inserted at that time at which a loop control starts and ends and in the In case sequence control is performed according to multiple sequence tables, the start identifier and the end identifier are inserted every time a sequence table is manipulated.

15 Fig. 8 is een tekening in de vorm van een blokschema die een voorbeeld weergeeft van het frame van equivalente gegevens die in FIFO 111 zijn geladen.FIG. 8 is a block diagram drawing showing an example of the frame of equivalent data loaded into FIFO 111.

Het frame met equivalente gegevens is samengesteld uit een start-identificatieteken 61, een schrijfadres 62 van een geheugen van de ver-20 werkingseenheid op paraatzijde, meerdere bijgewerkte gegevens 63 en een eind-identificatieteken 64.The equivalent data frame is composed of a start identification mark 61, a write address 62 of a memory of the ready-to-process processor, a plurality of updated data 63 and an end identification mark 64.

De verwerkingseenheid PC2 op paraatzijde leest gegevens uit vanuit FIFO 111 en laadt ze in het eigen geheugen 42.The standby PC2 unit reads data from FIFO 111 and loads it into its own memory 42.

Hier detecteert de eind-identificatieteken-detectie-inrichting 25 voor de lading in het geheugen 42 of het eind-identificatieteken wel of niet aanwezig is in de van FIFO 111 uitgelezen gegevens, en indien dat het geval is worden de tussen het start-identificatieteken 61 en het eind-identificatieteken 64 geplaatste gegevens 63 geladen op een met 62 aangegeven adres. Indien het eind-identificatieteken niet wordt gede-30 tecteerd vindt er geen lading plaats.Here, the load end identifier detecting device 25 detects in the memory 42 whether or not the end identifier is present in the data read out from FIFO 111, and if so, between the start identifier 61 and the end identifier 64 places loaded data 63 at an address indicated by 62. If the end identification mark is not detected, no charge takes place.

Fig. 9 is een stroomschema voor de verwerkingseenheid PCI op de zijde van de feitelijke werking die bijvoorbeeld de verwerking van een sequentietabel uitvoert in de verwerkingssturing.Fig. 9 is a flowchart for the processor PCI on the actual operation side performing, for example, the processing of a sequence table in the processing controller.

In de sequent!everwerking worden voor de manipulatie van een se-35 quentietabel een start-identificatieteken en een tabeladres i in FIFO 111 van de tweevoudige stuureenheid DXC geladen. In een programma-uit-voering van een tabel wordt een gegevensbank van het geheugen 32 van de verwerkingseenheid PCI op de zijde van de feitelijke werking bijgewerkt, een adres voor gegevens worden gelijkgemaakt en de gegevens wor-40 den in FIFO 111 geladen. Het eind-identificatieteken wordt op het 8900635.In the sequence operation, a start identification mark and a table address i are loaded into FIFO 111 of the dual controller DXC for manipulation of a sequence table. In a program execution of a table, a database of the memory 32 of the processor PCI on the actual operation side is updated, an address for data is equalized and the data is loaded into FIFO 111. The end identifier is on the 8900635.

12 laatst van de tabel verwerking in FIFO 111 geladen.12 last loaded from the processing table into FIFO 111.

Fig. 10 is een stroomschema dat de werking aangeeft van de verwer-kingseenheid PC2 op paraatzijde voor de gelijkmaking.Fig. 10 is a flow chart illustrating the operation of the equalizer processing unit PC2 for readiness.

De verwerkingseenheid PC2 op paraatzijde leest gegevens uit van 5 FIFO 111, hij detecteert of een eind-identificatieteken wel of niet daarin aanwezig is en waar het eind-identificatieteken wordt gedetecteerd, hij laadt gegevens tussen het start-identificatieteken en het eind-identificatieteken in het geheugen 42 zodat de gelijkmaking voltooid wordt.The standby side processor PC2 reads data from 5 FIFO 111, it detects whether or not an end identifier is contained therein and where the end identifier is detected, it loads data between the start identifier and the end identifier. memory 42 so that equalization is completed.

10 Nadat de bovengenoemde werking volledig op elke tabel tot stand is gebracht worden de in verwerkingseenheid PCI op paraatzijde bijgewerkte gegevens successievelijk in een bepaald adres van het geheugen 42 van de verwerkingseenheid PC2 op paraatzijde via FIFO 111 geladen.After the above operation has been fully accomplished on each table, the data updated in processor PCI on standby is successively loaded into a particular address of memory 42 of processor PC2 on standby through FIFO 111.

Wanneer de verwerkingseenheid PCI defect raakt gedurende de uit-15 voering van de sequentietabel en er zodoende een stuurtoestemming wordt overgebracht naar de verwerkingseenheid PC2 op paraatzijde, stopt de verwerkingseenheid PCI met het invoegen van het eind-identificatieken FIFO 111. Als gevolg zal de door de tabel gedurende de verwerking bijgewerkte gegevensbank niet in het geheugen 42 van de verwerkingseenheid 20 PC2 op paraatzijde worden geladen. Dienovereenkomstig zal de verwerkingseenheid PC2 na ontvangst van de stuurtoestemming beginnen met de verwerking vanuit de gelijkgemaakte tabelaantal + 1-tabel (tabel in uitvoering voor de stuuroverdracht). Zo kan een continuïteit van de sturing verzekerd worden.If the processing unit PCI fails during the execution of the sequence table, and thus a control permission is transferred to the processing unit PC2 on standby, the processing unit PCI stops inserting the final identifiers FIFO 111. As a result, the data generated by the table updated during processing cannot be loaded into the memory 42 of the processor 20 PC2 on standby. Accordingly, after receiving the control permission, the processing unit PC2 will start processing from the equalized table number + 1 table (table in progress for the control transfer). In this way continuity of control can be ensured.

25 Volgens de uitvoeringsvorm worden in de verwerkingseenheid aan de stuurzijde een start-identificatieteken en een eind-identificatieteken ingevoegd tussen de gegevens die in FIFO 111 geladen moeten worden op tijdstippen waarop de feitelijke werking respectievelijk begint en eindigt en de verwerkingseenheid op paraatzijde heeft de gegevens die ge-30 lijkgemaakt moeten worden in zijn eigen geheugen geladen wanneer het eind-identificatieteken wordt gedetecteerd en daarom kan de verwerkingseenheid na ontvangst van de stuurtoestemming meteen de stuurtoe* stand verkrijgen voor ontvangst van de stuurtoestemming zodat een conti nuiteit van sturing verzekerd is.According to the embodiment, a start identification mark and an end identification mark are inserted into the control-side processing unit between the data to be loaded into FIFO 111 at times when the actual operation starts and ends respectively and the ready-to-process processing unit has the data equalized must be loaded into its own memory when the end identifier is detected, and therefore upon receipt of the control permission, the processing unit can immediately obtain the control condition for receiving the control permission, so that continuity of control is ensured.

35 Fig. 11 is een blokschema dat een verdere uitvoeringsvorm volgens de uitvinding weergeeft.FIG. 11 is a block diagram showing a further embodiment of the invention.

Voor het geval een van de verwerkingseenheden wordt gedemonteerd van een achterpaneel of onderhevig is aan aan/uit werking van de voeding op het moment van bijvoorbeeld onderhoudswerk zal een storing niet 40 worden uitgeoeferid op een busleiding naar de verwerkingseenheden in de 8900635.In case one of the processors is disassembled from a back panel or is subject to on / off operation of the power supply at the time of, for example, maintenance work, a fault will not be applied to a bus line to the processors in the 8900635.

» 13 uitvoeringsvorm.»13 embodiment.

In de tekening geven FS1 en PS2 twee voedingsinrichtingen weer voor de toevoer van werkzame energie aan de twee verwerkingseenheden respectievelijk PCI, PC2 en BS1 geeft een eerste bus aan die de twee 5 verwerkingseenheden PCI, PC2 verbindt en gegevens overdraagt voor het gelijkmaken van de gegevensbank. 101 tot IOn geven ingangs-/uitgangs-eenheden weer die in type variëren met betrekking tot het invoeren van signalen vanuit het proces, het uitvoeren van signalen naar hét proces waarbij ze gemeenschappelijke functie hebben om signalen over te 10 dragen naar andere stelsels en dergelijke. BS2 geeft een tweede bus aan voor de uitwisseling van gegevens tussen de verwerkingseenheden PCI, PC2 en de ingangs-/uitgangseenheden 101 tot IOn, die beide groepen aan de linker- en rechterzijde daarvan verbinden. De tweede bus BS2 maakt gebruik van een standaardbus zodat verschillende ingangs-/uitgangseen-15 heden die in de toekomst ontwikkeld moeten worden en die welke reeds in gebruik zijn met elkaar verbonden kunnen worden.In the drawing, FS1 and PS2 show two power supplies for supplying active energy to the two processing units PCI, PC2 and BS1, respectively, denoting a first bus connecting the two processing units PCI, PC2 and transferring data for leveling the database. 101 to IOn represent input / output units that vary in type with respect to the input of signals from the process, the output of signals to the process where they have a common function of transferring signals to other systems and the like. BS2 designates a second bus for the exchange of data between the processing units PCI, PC2 and the input / output units 101 to IOn, which connect both groups on the left and right side thereof. The second bus BS2 uses a standard bus so that different input / output units to be developed in the future and those already in use can be interconnected.

In de twee verwerkingseenheden PCI, PC2, geven 30, 40 een bus-functie-stopinrichting aan voor het stoppen van tenminste de gegevens-overdrachtfunctie van de eerste bus BS1 in een voorbijgaande toestand 20 van de uitgangsspanning op het moment van aan/uit werking van de overeenkomstige toevoerinrichting en ook op het moment van beëindiging van energietoevoer daarvan; 32, 42 geven geheugens aan voor de opslag van een gegevensbank daarin; 36, 46 geven interfaces aan van de eerste bus BS1; 37, 47 geven interfaces aan van de tweede bus BS2; 321, 421 25 geven laadinrlchtingen aan voor het laden van een programma en een databank in de geheugens 32, 42; 322, 422 geven een geheugentoegangsin-richting aan die in staat is om gelijkmakende gegevens toe te laten in de tweevoudige stuureenheid DXC of in een geheugenruimte in de tegengestelde verwerkingseenheid die niet dezelfde is als de eigen geheugens.In the two processing units PCI, PC2, 30, 40 indicate a bus function stop device for stopping at least the data transfer function of the first bus BS1 in a transient state of the output voltage at the time of on / off operation of the corresponding supply device and also at the time of termination of its energy supply; 32, 42 indicate memories for storing a database therein; 36, 46 indicate interfaces of the first bus BS1; 37, 47 indicate interfaces of the second bus BS2; 321, 421 indicate loading devices for loading a program and database into the memories 32, 42; 322, 422 denote a memory access device capable of allowing equalizing data in the dual control unit DXC or in a memory space in the opposite processing unit which is not the same as its own memories.

30 Indien elke werking normaal is brengen de verwerkingseenheden PCI, PC2 dienovereenkomstig signalen voort aan de tweevoudige verwerkingseenheid DXC; de tweevoudige stuureenheid DXC neemt dan de signalen waar en beslist aan welke zijde de verwerkingseenheid werkzaam moet zijn en aan welke zijde hij paraat moet blijven.If each operation is normal, the processing units PCI, PC2 accordingly produce signals to the dual processing unit DXC; the dual control unit DXC then detects the signals and decides on which side the processing unit must be active and on which side it must remain ready.

35 Een noodzakelijke gegevensbank en een programma worden in de geheugens 32, 42 in elke verwerkingseenheid geladen vanuit een gastcomputer (niet aangegeven) op het moment van initialisatie door de laadin-richtingen 321, 421 via de ingangs-/uitgangseenheden die een communicatiefunctie hebben en de tweede bus BS2.A necessary database and a program are loaded into the memories 32, 42 in each processor from a host computer (not shown) at the time of initialization by the loaders 321, 421 through the input / output units having a communication function and the second bus BS2.

40 In een werkzame toestand worden inhouden van het geheugen (32 bij- 89 0 0 635 .' , 14 voorbeeld) in de verwerkingseenheid aan de zijde van de feitelijke werking successievelijk gekopieerd volgens een werking van gelijkmakings-middelen 11 in de tweevoudige stuureenheid DXC via de eerste bus BS1 en zo bijgewerkt in het geheugen (42 bijvoorbeeld) van de verwerkingseen-5 heid op paraatzijde. Dan wisselt de verwerkingseenheid aan de zijde van de feitelijke werking gegevens uit met elke ingangs-/uitgangseenheid 10 door middel van de tweede bus, waarbij zo een voorafbepaalde stuurwer-king en dergelijke wordt uitgevoerd.40 In an operative state, contents of the memory (32, 89 0 0 635.,, 14) in the processor on the actual operation side are successively copied according to an operation of equalizing means 11 in the dual control unit DXC via the first bus BS1 and so updated in the memory (42, for example) of the ready-side processing unit. Then, on the actual operation side, the processing unit exchanges data with each input / output unit 10 by means of the second bus, thus performing a predetermined control operation and the like.

Indien er in een dergelijke staat een fout optreedt in de verwer-10 kingseenheid aan de zijde van de feitelijke werking wordt die gedetecteerd door de tweevoudige stuureenheid DXC en de verwerkingseenheid die paraat wordt gehouden wordt veranderd zodat hij in werking treedt. In een dergelijk geval wordt de inhoud van het geheugen in de verwerkingseenheid die paraat wordt gehouden bijgewerkt zodat hij op elk moment 15 hetzelfde wordt als die van het geheugen in de tegengestelde verwerkingseenheid, zodat de stuurwerking gemakkelijk over kan worden genomen.In such a state, if an error occurs in the processor on the actual operation side, it is detected by the dual control unit DXC and the processor held ready is changed to operate. In such a case, the contents of the memory in the processor which is kept ready are updated to become the same as that of the memory in the opposite processor at any time, so that the control operation can be easily adopted.

De defecte verwerkingseenheid heeft zijn relatieve energie aanvankelijk achtergehouden voor reparatie. Bus-functie-stopinrichting (30 20 bijvoorbeeld) voert een signaal INZ in dat aangeeft dat de energie verwijderd is van de overeenkomstige toevoerinrichting PS1 of de overgangstoestand van de uitgangsspanning en hij stopt tenminste de functie van gegevensoverdracht van de overeenkomstige eerste bus BS1. Zodoende wordt de eerste bus BS1 die naar de defecte verwerkingseenheid leidt 25 buiten de storing gehouden.The faulty processing unit initially withheld its relative energy for repair. Bus function stop device (30 for example) inputs a signal INZ indicating that the energy has been removed from the corresponding supply device PS1 or the transition state of the output voltage and at least stops the data transfer function of the corresponding first bus BS1. Thus, the first bus BS1 leading to the faulty processor 25 is kept out of the jam.

Fig. 12 is een blokschema dat een voorbeeld weergeeft van bus-functie-stopinrichtingen 30, 40. Hier wordt daarvoor een open collec-torpoort (zoals bijvoorbeeld 7438, 74LS38, 74ALS38U of dergelijke) GA daarvoor toegepast.Fig. 12 is a block diagram showing an example of bus function stop devices 30, 40. Here, an open collector port (such as, for example, 7438, 74LS38, 74ALS38U or the like) GA is used therefor.

30 Een bus-stuursignaal en het signaal INZ van toevoerinrichting PS worden op een ingangseinde van de poort gedrukt.A bus control signal and the signal INZ from supply device PS are printed on an input end of the gate.

Fig. 13 is een verklarende tekening van het door de toevoerinrichting PS voortgebrachte signaal INZ.Fig. 13 is an explanatory drawing of the signal INZ produced by the supply device PS.

Indien een voedingsspanning Vc verandert al naar gelang er al of 35 niet energie aan wordt toegevoerd zoals weergegeven in (a), wordt het signaal INZ hoog in niveau zoals weergegeven in (b) wanneer de voedingsspanning Vc een werkzaam gebied van de verwerkingseenheid bereikt.If a supply voltage Vc changes according to whether or not energy is supplied to it as shown in (a), the signal INZ becomes high in level as shown in (b) when the supply voltage Vc reaches an operating area of the processor.

De interface 37 of 47 in de verwerkingseenheid op de zijde waarbij 40 de energie al of niet wordt toegevoerd maakt tenminste gebruik van de 8900635.The interface 37 or 47 in the processing unit on the side where 40 the energy is supplied or not uses at least the 8900635.

15 open-coilectorpoort GA als iritgangspoort voor het stuursignaal, weergegeven in fig. 12 dat de eerste bus BS1 stuurt zodat de functie voor de overdracht van gegevens beëindigd wordt wanneer het signaal INZ laag is in niveau, dat wil zeggen, op het moment van een overgangstoestand 5 van de voedingsspanning Vc wanneer de energietoevoer onderbroken wordt en als geen energie wordt toegevoerd. Zodoende wordt de tweevoudige stuureenheid of de verwerkingseenheid aan de tegengestelde zijde via de eerste bus BS1 buiten invloed op de werking gehouden.15 open coilector gate GA as the output gate for the control signal, shown in FIG. 12, which controls the first bus BS1 so that the data transfer function is terminated when the signal INZ is low in level, i.e., at the time of a transition state 5 of the supply voltage Vc when the energy supply is interrupted and when no energy is supplied. Thus, the dual control unit or the processing unit on the opposite side via the first bus BS1 is kept out of operation.

Fig. 14 is een blokschema dat een andere uitvoeringsvorm volgens 10 de uitvinding weergeeft die bestaat uit het vergemakkelijke van een schakelingswerking voor de verwerkingseenheid van het hulpstelsel in paraattoestand totdat hij in een werkzame toestand wordt omgezet als een hoofdstelsel wanneer en een afwijking optreedt in de verwerkingseenheid in feitelijk werkzame toestand.Fig. 14 is a block diagram illustrating another embodiment of the invention comprising facilitating circuit operation for the standby auxiliary processor until it is converted into an operative state as a master when an anomaly occurs in the processor in actual effective state.

15 In de tekening worden gereed-signaalvlaggen FG11, FG21 voor het opwekken van gereed-signalen RDY1, RDY2 die een normale werking aangeven en vermogen-signaalvlaggen FG12, FG22, die het vermogen aangeven om zelf een werkingszijde te zijn, geleverd in de twee verwerkingseenheden PCI, PC2. AG1, AG2 geven logische-werking-uitgangsinrichtingen weer 20 voor het invoeren van een gereed-signaal RDY en een vermogen-signaal ALT vanuit de twee vlaggen FG11, FG12 (FG21, 22), die een logisch pro-dukt van beide signalen rekenkundig verwerken, werkings-uitgangssigna-len COPLO (L), COPLO (R) overdragen naar de ingang/uitgang 10 als toe-stemmingssignalen, waarvoor hier EN-poorten worden toegepast.In the drawing, ready signal flags FG11, FG21 for generating ready signals RDY1, RDY2 indicating normal operation and power signal flags FG12, FG22 indicating ability to be an operation side itself are provided in the two processing units PCI, PC2. AG1, AG2 represent logic operation output devices 20 for inputting a ready signal RDY and a power signal ALT from the two flags FG11, FG12 (FG21, 22), which arithmetically process a logic product of both signals , transmit operation output signals COPLO (L), COPLO (R) to the input / output 10 as permission signals, for which AND gates are used here.

25 De vermogen-signaalvlaggen FG12, FG22 kunnen opgebouwd worden volgens een toestand van ingestelde schakelaar $W aangebracht op de tweevoudige stuureenheid DXC en een ingegoten staat van de tweevoudige stuureenheid DXC en de verwerkingseenheden PCI, PC2 in het stelsel (achterpaneel). Hier dient de instel schakel aar SW ervoor om met de hand 30 een keuze te maken uit de verwerkingseenheden PCI of PC2 om naar de werkingszijde te komen op het moment van onderhoudswerk en dergelijke.The power signal flags FG12, FG22 can be constructed according to a state of set switch $ W mounted on the dual control unit DXC and a molded state of the dual control unit DXC and the processing units PCI, PC2 in the system (rear panel). Here, the adjustment switch SW serves to manually select from the processing units PCI or PC2 to come to the operation side at the time of maintenance work and the like.

Indien nu de instel schakelaar SW bijvoorbeeld de verwerkingseenheid PCI heeft gekozen wordt de vlag FG12 in de verwerkingseenheid PCI opgebouwd (bevestigd) en de vlag FG22 in de verwerkingseenheid PC2 35 wordt neergehaald (genegeerd). Wanneer de instel schakel aar SW dan op een normale staat wordt ingesteld, betekent die staat dat beide vlaggen FG12, FG22 in de verwerkingseenheden PCI, PC2 worden opgebouwd.If now the setting switch SW has selected, for example, the processing unit PCI, the flag FG12 is built up (confirmed) in the processing unit PCI and the flag FG22 is lowered (ignored) in the processing unit PC2. When the setting switch SW is then set to a normal state, that state means that both flags FG12, FG22 are built in the processing units PCI, PC2.

Een werking van het zoals boven geconstrueerde stelsel op het moment van normale toestand en abnormale toestand zal worden beschreven 40 onder verwijzing naar het geval waarin de instel schakel aar SW in de 8900635.An operation of the system constructed above at the time of normal state and abnormal state will be described with reference to the case where the setting switch SW in the 8900635.

16 tweevoudige stuureenheid DXC eerst in de normale toestand wordt ingesteld.16 dual control unit DXC is first set in the normal state.

Fig. 15 is een tijdschema dat de werking in een dergelijk geval aangeeft.Fig. 15 is a timing chart indicating operation in such a case.

5 (Normale werking)5 (Normal operation)

Aangezien de schakelaar SW in de tweevoudige stuureenheid DXC in dit geval in de normale toestand wordt ingesteld, worden de vlaggen FG12, FG22 in de twee verwerkingseenheden PCI, PC2 gehandhaafd, zoals weergegeven in respectievelijk (b) en (g) van deel (A).Since the switch SW in the dual control unit DXC in this case is set to the normal state, the flags FG12, FG22 are maintained in the two processing units PCI, PC2, as shown in (b) and (g) of part (A), respectively. .

10 De twee verwerkingseenheden PCI, PC2 zijn gewoonlijk beide werkzaam, de gereed-sigalen RDY1, RDY2 vanuit de vlaggen FG11, FG21 zijn actief en bij ontvangst van de signalen handhaaft de tweevoudige stuureenheid DXC het stuursignaal DCS(L) en negeert deze DCS(R) zodat de verwerkingseenheid PCI naar de werkingszijde wordt gebracht en de ver-15 werkingseenheid PC2 naar de paraatzijde.The two processing units PCI, PC2 are usually both operative, the ready signals RDY1, RDY2 from the flags FG11, FG21 are active and when receiving the signals the dual control unit DXC maintains the control signal DCS (L) and ignores it DCS (R ) so that the processing unit PCI is brought to the operating side and the processing unit PC2 to the standby side.

Bij ontvangst van signalen vanuit de twee vlaggen FG11, FG12 en FG21, FG22, brengen uitgangsinrichtingen voor de logische werking AG1, AG2 in de verwerkingseenheden PCI, PC2 toestemmingssignalen COPLO(L), COPLO(R) voort voor het handhaven van de toestand na elke ingang-/uit-20 gangseenheid 10. Bij ontvangst van de toestemmingssignalen, wordt de ingang-/uitgangseenheid 10 in een werkzame toestand gehouden en toegelaten op een signaal vanuit de zijde van de verwerkingseenheid PCI. (Werking op het moment van opwekking van een afwijking)Upon reception of signals from the two flags FG11, FG12 and FG21, FG22, logic operation outputs AG1, AG2 in the processing units PCI, PC2 generate permission signals COPLO (L), COPLO (R) to maintain the state after each input / output 20 output unit 10. Upon receipt of the permission signals, the input / output unit 10 is kept in an operating state and is applied to a signal from the side of the processing unit PCI. (Operation at the time of generation of a deviation)

Wanneer er een afwijking optreedt in de verwerkingseenheid PCI 25 vanuit de hiervoor genoemde werkzame toestand, wordt dit gedetecteerd door zelfdiagnose-inrichtingen en de gereed-signaalvlag FG11 wordt zoals weergegeven in (a) van deel (b) genegeerd. De vermogen-signaalvlaggen FG12, FG22 worden beide gehandhaafd zoals weergegeven in (b) en (g).When a deviation occurs in the processing unit PCI 25 from the aforementioned operating state, it is detected by self-diagnosis devices and the ready signal flag FG11 is ignored as shown in (a) of part (b). The power signal flags FG12, FG22 are both maintained as shown in (b) and (g).

30 Nadat het gereed-signaal RDY1 is genegeerd, negeert de uitgangs-inrichting voor de logische werking AG1 het uitgangssignaal voor de logische werking (toestemmingssignaal) COPLO(L), echter het uitgangssignaal COPLO(R) vanuit de andere uitgangsinrichting voor de logiche werking AG2 wordt bevestigd gelaten zoals weergegeven in (h), zodat de in-35 gangs-/uitgangseenheid 10 daarna verder gaat met zijn werking.After the ready signal RDY1 is ignored, the logic operation output device AG1 ignores the logic operation output (consent signal) COPLO (L), but the output COPLO (R) output from the other logic operation output AG2 is left confirmed as shown in (h), so that the input / output unit 10 continues to operate thereafter.

Nadat het gereed-signaal RDY1 is genegeerd, negeert de tweevoudige stuureenheid DXC een stuursignaal DCS(L) en bevestigt het een ander stuursignaal DCS(R). Nadat het stuursignaal DCS(R) is bevestigd laat de verwerkingseenheiD PC2 de ingangs-/uitgangseenheid 10 toe via de 40 IO-bus.After ignoring the ready signal RDY1, the dual control unit DXC ignores a control signal DCS (L) and confirms another control signal DCS (R). After the control signal DCS (R) is confirmed, the processing unit PC2 allows the input / output unit 10 via the 40 IO bus.

8300635.8300635.

1717

Volgens de hiervoor genoemde werking zullen beide toestemmingssig-nalen COPLO naar de ingangs-/uitgangseenheid io nooit worden genegeerd indien er een afwijking in de werking optreedt in de ene verwerkingseenheid, zodat een probleemloze schakel werking is verzekerd.According to the aforementioned operation, both permission signals COPL0 to the input / output unit io will never be ignored if there is an anomaly in operation in the one processing unit, so that trouble-free switching operation is ensured.

5 Fig. 16 is een tijdschema dat de werking aangeeft wanneer de instel schakelaar SW en de tweevoudige stuureenheid DXC is ingesteld om bijvoorbeeld de verwerkingseenheid PCI te kiezen.FIG. 16 is a timing chart indicating operation when the setting switch SW and the dual control unit DXC is set to select, for example, the processing unit PCI.

(Normale toestand)(Normal situation)

De tweevoudige stuureenheid DXC bevestigt het stuursignaal DCS(L), 10 zoals weergegeven in (d), zodat de verwerkingseenheid PCI gereed is voor werking en hij negeert het stuursignaal DCS(R) zoals weergegeven in (e) zodat de verwerkingseenheid PC2 zich in paraattoestand bevindt. De verraogens-signaalvlag FG21 in verwerkingseenheid PCI blijft bevestigd zoals weergegeven in (b) bij de beslissing dat hij zelf in staat 15 is om de werkingszijde te zijn vanuit een toestand van de instel schakelaar SW. Dan wordt de vermogens-signaalvlag FG22 in genegeerde toestand gehouden zoals weergegeven in (g) bij de beslissing dat hij zelf niet in staat is om de werkzame zijde te zijn vanuit een toestand van de instel schakel aar SW. Dienovereenkomstig wordt het uitgangssignaal voor de 20 logische werking COPLO(L) in bevestigde toestand gehouden zoals weergegeven in (c), het uitgangssignaal voor de logische werking COPLO(R) wordt in genegeerde toestand gehouden zoals weergegeven in (h) en de ingangs-/uitgangeenheid 10 wordt door de verwerkingseenheid PCI toegelaten.The dual control unit DXC acknowledges the control signal DCS (L), 10 as shown in (d), so that the processing unit PCI is ready for operation and ignores the control signal DCS (R) as shown in (e), so that the processing unit PC2 is in standby located. The power signal flag FG21 in processor PCI remains attached as shown in (b) when deciding that it itself is capable of being the operating side from a state of the setting switch SW. Then, the power signal flag FG22 is kept in the ignored state as shown in (g) when deciding that it itself is unable to be the active side from a state of the selector switch SW. Accordingly, the output for the logic operation COPLO (L) is held in the confirmed state as shown in (c), the output for the logic operation COPLO (R) is held in the ignored state as shown in (h), and the input / output unit 10 is admitted by the processing unit PCI.

25 (Op het moment van opwekking van een afwijking)25 (At the time of generating a deviation)

Wanneer er een afwijking optreedt in de verwerkingseenheid PCI, wordt de gereed-signaalvlag FGI1 genegeerd zoals weergegeven in (a).When an anomaly occurs in the processor PCI, the ready signal flag FGI1 is ignored as shown in (a).

Dan negeert de uitgangsinrichting AG1 voor de logische werking het uitgangssignaal COPLO(L) zoals weergegeven in (c).Then, the logic operation output device AG1 ignores the output signal COPLO (L) as shown in (c).

30 De tweevoudige stuureenheid DXC detecteert dat het gereed-signaal RDY1 negeert, echter aangezien de instel schakel aar SW reeds is ingesteld om de verwerkingseenheid PCI te selecteren, wordt het stuursignaal DCS(L) in de bevestigde toestand gelaten zoals weergegeven in (d) en het stuursignaal DCS(R) wordt in genegeerde toestand gelaten, zoals 35 weergegeven in (e). Dienovereenkomstig blijft het uitgangssignaal COPLO(R) van uitgangsinrichting voor de logische werking AG2 genegeerd zoals weergegeven in (h).The dual control unit DXC detects that the ready signal ignores RDY1, however, since the selector switch SW is already set to select the processing unit PCI, the control signal DCS (L) is left in the confirmed state as shown in (d) and the control signal DCS (R) is left in the ignored state, as shown in (e). Accordingly, the output signal COPLO (R) of logic operation output device AG2 remains ignored as shown in (h).

Nadat het uitgangssignaal COPLO(L) van uitgangsinrichting voor de logische werking AG1 is genegeerd (nadat het uitgangssignaal CQPLO(R) 40 van uitgangsinrichting voor de logische werking AG1 reeds is gene- 6900635.After the output signal COPLO (L) of logic operation output device AG1 has been ignored (after the output signal CQPLO (R) 40 of logic operation output device AG1 has already been generated 6900635.

18 geerd), komt de ingangs-Zuitgangseenheid 10 er niet toe om een toegang uit de IO-bus te volgen.18), the input Z output unit 10 does not follow an access from the IO bus.

Volgens de hiervoor genoemde werking kan de instel schakel aar SW voor het geval dat hij de ene verwerkingseenheid heeft gekozen, worden 5 ingesteld om de toelating vanuit de IO-bus niet onvoorbereid te volgen volgens de uitgangssignalen van de uitgangsinrichtingen voor de logische werking AG1, AG2, zodat de betrouwbaarheid van de werking verzekerd wordt.According to the aforementioned operation, the adjustment switch SW in case he has selected the one processing unit, can be set not to follow the admission from the IO bus unprepared according to the output signals of the logic operation output devices AG1, AG2 , so that reliability of operation is ensured.

Fig. 17 is een blokschema dat een ander voorbeeld van fig. 14 10 weergeeft.Fig. 17 is a block diagram showing another example of FIG. 14.

In het voorbeeld zijn de verwerkingseenheden PCI, PC2 opgebouwd uit microprocessor-delen (CPU) 31, 32 en interface-delen respectievelijk IF1, IF2, en beide zijn verbonden via een interne bus NB. Hier worden de gereed-signaalvlaggen FG11, FG21 aangebracht op de micropro-15 cessor-delen en de vermogen-signaalvlaggen FG12, FG22 worden aangebracht op de interface-delen IFl, IF2.In the example, the processing units PCI, PC2 are composed of microprocessor parts (CPU) 31, 32 and interface parts IF1, IF2, respectively, and both are connected via an internal bus NB. Here, the ready signal flags FG11, FG21 are applied to the microprocessor parts and the power signal flags FG12, FG22 are applied to the interface parts IF1, IF2.

Referentietekens 0G1, 0G2 geven poorten aan voor het invoeren van vermogen-signalen vanuit de vlaggen FG12, FG22 en stuursignalen DCS(L), DC$(R) vanuit de tweevoudige stuureenheid DXC. De uitgangsinrichtingen 20 voor de logische werking AG1, AG2 voeren uit de poorten voortgebrachte signalen en de gereed-signalen RDY1, RDY2 uit de vlaggen FG11, FG21 in en ze onderwerpen de uitgangssignalen COPLO(L), COPLO(R) aan de bedrade OF voor levering aan de ingangs-Zuitgangseenheid 10.Reference characters 0G1, 0G2 indicate ports for inputting power signals from flags FG12, FG22 and control signals DCS (L), DC $ (R) from the dual control unit DXC. The logic operation outputs AG1, AG2 input signals generated from the gates and the ready signals RDY1, RDY2 from the flags FG11, FG21 and subject the output signals COPLO (L), COPLO (R) to the wired OR for delivery to the input Z output unit 10.

Bij een zodanige constructie zijn de vermogen-signaalvlaggen FG12, 25 FG22 in staat om te controleren of de tweevoudige stuureenheid DXC wel of niet zelf normaal werkzaam is, of de tweevoudige stuureenheid DXC wel of niet ingegoten wordt via de interne bus NB en voor het geval de tweevoudige stuureenheid DXC niet normaal werkzaam is of niet wordt ingegoten in het stelsel (achterplank), is de situatie vergelijkbaar met 30 die waarin de instel schakel aar SW een van de twee verwerkingseenheden heeft gekozen.With such a construction, the power signal flags FG12, FG22 are able to check whether or not the dual control unit DXC is operating normally itself, whether or not the dual control unit DXC is injected via the internal bus NB and in case the dual control unit DXC is not operating normally or is not cast into the system (backboard), the situation is similar to that in which the selector switch SW has selected one of the two processing units.

Zodoende verwijst de boven uiteengezette beschrijving naar het geval waarbij de verwerkingseenheid PCI aan een werkingszijde terecht komt, echter het stelsel is vergelijkbaar werkzaam wanneer de verwer-35 kingseenheid PC2 op de werkingzijde terecht komt.Thus, the description set forth above refers to the case where the processing unit PCI lands on an operating side, however, the system operates in a similar manner when the processing unit PC2 lands on the operating side.

Fig. 18 is een blokschema dat een uitvoeringsvorm weergeeft volgens de uitvinding die een demontage van de tweevoudige stuureenheid van het stelsel vergemakkelijkt.Fig. 18 is a block diagram showing an embodiment of the invention that facilitates disassembly of the dual control unit of the system.

De tweevoudige stuureenheid DXC brengt stuur-toestemmingssignalen 40 I0CE1, I0CE2 voort voor het werkzaam maken van een van de twee verwer- *900635.' 19 kingseenheden PCI, PC2 als een hoofdstelsel en de andere als een hulp-stelsel.The dual control unit DXC generates control permission signals 40 ICE1, ICECE2 for activating one of the two processing units 900635. 19 king units PCI, PC2 as one main system and the other as an auxiliary system.

In de tweevoudige stuureenheid DXC, verwijst een referentiegetal 13 naar een invoeg-detectieonderdeel voor het detecteren van het geval 5 waarbij de eenheid is gedemonteerd van en ingevoegd in het stelsel, die het detecteren omvat van het feit dat het contact door trekken los maakt, bijvoorbeeld een gedrukt paneel waarop de tweevoudige stuureenheid DXC is gemonteerd buiten het connectordeel, zodat een demontage van de eenheid van het stelsel wordt gedetecteerd.In the dual control unit DXC, a reference number 13 refers to an insert detecting part for detecting the case 5 where the unit is disassembled from and inserted into the system, which includes detecting the contact loosening by pulling, e.g. a printed panel on which the dual control unit DXC is mounted outside the connector part, so that a disassembly of the unit from the system is detected.

10 Referentiegetal!en 141, 142 geven eerste en tweede uitgangspoorten aan voor het leveren van de stuur-toestemmingssignalen (I0CE1, I0CE2) aan de verwerkingseenheden respectievelijk PCI, PC2; 14 geeft een stuurdeel aan voor het leveren van een stuursignaal om de eerste en tweede uitgangspoorten 141, 142 te sturen volgens een signaal uit het 15 invoeg-detectiedeel 13 en 143 geeft een derde uitgangspoort aan voor het leveren van een gereed-signaal (DXRDY) bij ontvangst van een signaal DXRDYi dat aangeeft dat de tweevoudige stuureenheid DXC normaal werkzaam is vanuit het stuurdeel 14.Reference numerals 141 and 142 designate first and second output ports for supplying the control permission signals (I0CE1, I0CE2) to the processing units PCI, PC2, respectively; 14 designates a control part for supplying a control signal to control the first and second output ports 141, 142 according to a signal from the insertion detecting part 13 and 143 designates a third output port for supplying a ready signal (DXRDY) upon receipt of a signal DXRDYi indicating that the dual control unit DXC is operating normally from the control unit 14.

In de verwerkingseenheid PCI, geeft Gil een open collector-uit-20 gangspoort aan voor het invoeren van zijn eigen gereed-signaal RDY1, het stuur-toestemmingssignaal (I0CE2) uit de tweede uitgangspoort 142 in de tweevoudige stuureenheid DXC, en het gereed-signaal (DXRDY) uit de derde uitgangspoort 143, INI geeft een poort aan voor de invoer van een signaal van I0CE1 met welke lijn een uitgangseinde van de uitgangs-25 poort Gil is verbonden en het stuur-toestemmingssignaal I0CE1 uit de eerste uitgangspoort 141 van de tweevoudige stuureenheid DXC wordt voortgebracht, hetgeen een toestemmingssignaal 01 voortbrengt voor het aandrijven van de verwerkingseenheid PCI als een hoofdstelsel.In the processor PCI, Gil indicates an open collector output port for inputting its own ready signal RDY1, the control permission signal (I0CE2) from the second output port 142 into the dual control unit DXC, and the ready signal (DXRDY) from the third output port 143, INI designates a gate for input of a signal of I0CE1 to which line an output end of the output gate Gil is connected and the control permission signal I0CE1 from the first output gate 141 of the dual control unit DXC is generated, which produces a permission signal 01 for driving the processor PCI as a main system.

In de verwerkingseenheid PC2, geeft G21 een open collector-uit-30 gangspoort aan voor het invoeren van zijn eigen gereed-signaal RDY2, het stuur-toestemmingssignaal (I0CE1) uit de eerste uitgangspoort 141 in de tweevoudige stuureenheid DXC en het gereed-signaal (DXRDY) uit de derde uitgangspoort 143, IN2 geeft een poort aan voor de invoer van een signaal van I0CE2 waarop een uitgangseinde van de uitgangspoort G21 35 wordt aangesloten en het stuur-toestemmingssignaal I0CE2 uit de eerste uitgangspoort 142 van de tweevoudige stuureenheid DXC wordt voortgebracht, hetgeen een toestemmingssignaal 02 voortbrengt voor het bekrachtigen van de verwerkingseenheid als een hoofdstelsel.In the processing unit PC2, G21 indicates an open collector output gate for inputting its own ready signal RDY2, the control permission signal (I0CE1) from the first output port 141 into the dual control unit DXC and the ready signal ( DXRDY) from the third output port 143, IN2 indicates a gate for input of a signal of I0CE2 to which an output end of the output port G21 35 is connected and the control permission signal I0CE2 is output from the first output port 142 of the dual control unit DXC, which produces a consent signal 02 for energizing the processor as a master system.

Referentiegetallen Rl, R2 geven weerstanden aan om het niveau te 40 verhogen van de regels waarop het stuur-toestemmingssignaal I0CE1, 8900635 ο1 20 I0CE2 worden voortgebracht.Reference numbers R1, R2 denote resistances to increase the level of the lines on which the control permission signal I0CE1, 8900635 1 20 I0CE2 are produced.

Een werking van het zoals boven geconstrueerde stelsel zal in het vervolg worden beschreven onder verwijzing naar de gevallen waarin het normaal werkzaam is, de tweevoudige stuureenheid DC wordt gedemonteerd 5 en de tweevoudige stuureenheid DC wordt ingevoegd.An operation of the system constructed as above will be described hereinafter with reference to the cases where it operates normally, the dual controller DC is disassembled and the dual controller DC is inserted.

Fig. 19 is een tekening van werkzame golfvormen die een signaal niveau aangeven in elke werkzame toestand. In de tekening geven signalen op een lijn "laag actief" aan.Fig. 19 is a drawing of operating waveforms indicating a signal level in each operating state. In the drawing, signals on a line indicate "low active".

(Normale toestand) 10 De toestand is zodanig dat de verwerkingseenheden PCI, PC2 en de tweevoudige stuureenheid DXC alle normaal werkzaam zijn en de gereed-signalen RDY1, RDY2 en DXRDY alle actief zijn.(Normal state) 10 The state is such that the processing units PCI, PC2 and the dual control unit DXC are all operating normally and the ready signals RDY1, RDY2 and DXRDY are all active.

In een dergelijke toestand, kiest de tweevoudige stuureenheid DXC de verwerkingseenheid PCI als een hoofdstelsel (de verwerkingseenheid 15 PC2 kan op vergelijkbare wijze worden gekozen), het stuur-toestemmings-signaal I0CE1 wordt actief gemaakt, het stuur-toestemmingssignaal I0CE2 wordt inactief gemaakt en het stuursignaal wordt actief gemaakt (deel (a) van fig. 19).In such a state, the dual control unit DXC selects the processing unit PCI as a main system (the processing unit 15 PC2 may be similarly selected), the control permission signal I0CE1 is made active, the control permission signal I0CE2 is made inactive and the control signal is made active (part (a) of fig. 19).

Wanneer het stuur-toestemmingssignaal I0CE1 actief is, is de ver-20 werkingseenheid PCI werkzaam als een hoofdstelsel volgens het toestemmi ngssignaal 01. In dit geval wordt de open-collector-uitgangspoort Gil gesloten, terwijl het gereed-signaal DXRDY actief is.When the control permission signal I0CE1 is active, the processor PCI operates as a main system according to the permission signal 01. In this case, the open collector output port Gil is closed while the ready signal DXRDY is active.

Wanneer het stuur-toestemmingssignaal I0CE2 inactief is, is de verwerkingseenheid PC2 werkzaam als een hulpstelsel. In dit geval wordt 25 de open-collector-uitgangspoort G21 gesloten, terwijl het gereed-signaal DXRDY actief is.When the control permission signal I0CE2 is inactive, the processing unit PC2 operates as an auxiliary system. In this case, the open collector output port G21 is closed while the ready signal DXRDY is active.

(Demontage van de tweevoudige stuureenheid DXC)(Disassembly of the dual control unit DXC)

In het geval dat de tweevoudige stuureenheid wordt gedemonteerd van het stelsel uit de hiervoor genoemde normale toestand, detecteert 30 eerst het invoeg-detectiedeel 13 dit. Bij ontvangst van een signaal uit het invoeg-detectiedeel 13, maakt het stuurdeel 14 het gereed-signaal DXRDY inactief zoals weergegeven in fig. 19 (bj.In the event that the dual control unit is disassembled from the system from the aforementioned normal state, the insertion detecting part 13 detects this first. Upon receiving a signal from the insertion detecting part 13, the control part 14 renders the ready signal DXRDY inactive as shown in Fig. 19 (bj.

Wanneer het gereed-signaal DXRDY inactief wordt, opent de poort Gil in de verwerkingseenheid PCI en wordt er een actief niveau voortge-35 bracht. Wanneer het stuur-toestemmingssignaal I0CE1 actief is (laag niveau) blijft de poort G21 in de verwerkingseenheid PC2 gesloten.When the ready signal DXRDY becomes inactive, the gate Gil opens in the processor PCI and an active level is generated. When the control permission signal I0CE1 is active (low level), the gate G21 in the processing unit PC2 remains closed.

Nadat het gereed-signaal DXRDY inactief is gemaakt, wacht het stuurdeel 14 in de tweevoudige stuureenheid DXC gedurende een periode tl waarin de poorten Gil, G21 in de verwerkingseenheden PCI, PC2 be-40 krachtigd worden en maakt het stuursignaal dan inactief. Zodoende wor- 89006J5, 21 den de eerste en tweede uitgangspoorten 141, 142 beide ontkoppeld. Uit-gangseinden van de eerste en tweede uitgangspoorten 141, 142 worden daarna fysiek losgemaakt van de lijnen waardoor de stuur-toestemmings-signalen I0CE1, I0CE2 worden voortgebracht volgens een demontage van de 5 tweevoudige stuureenheid DXC van het stelsel.After the ready signal DXRDY has been made inactive, the control part 14 waits in the dual control unit DXC for a period t1 during which the gates Gil, G21 in the processing units PCI, PC2 are energized and then makes the control signal inactive. Thus, the 89006J5, 21, the first and second output ports 141, 142 are both decoupled. Output ends of the first and second output ports 141, 142 are then physically disconnected from the lines to produce the control permission signals I0CE1, I0CE2 according to a disassembly of the dual control unit DXC from the system.

Aangezien het door de verwerkingseenheid PCI voortgebrachte stuur-toestemmingssignaal I0CE1 actief is, wordt de tweevoudige stuurtoestand gehandhaafd gedurende de werkingsserie.Since the control permission signal I0CE1 generated by the processor PCI is active, the dual control state is maintained throughout the operation series.

De constructie is dan zodanig dat de werking van de tweevoudige 10 stuureenheid DXC beveiligd is gedurende de als zodanig voor demontage van het stelsel gedetecteerde korte tijd vanaf een start van de werking totdat hij wordt losgemaakt van de lijnen I0CE1, I0CE2.The construction is then such that the operation of the dual control unit DXC is protected for the short time detected as such for disassembly of the system from a start of operation until it is disconnected from the lines I0CE1, I0CE2.

(Invoeging van de tweevoudige stuureenheid DXC in het stelsel)(Insertion of the dual control unit DXC into the system)

In de toestand waarin de tweevoudige stuureenheid DXC wordt gede-15 monteerd en de verwerkingseenheid PCI werkzaam is als een hoofdstelsel, zijn de signalen IOCEli, I0CE2i, DXRDYi en stuursignaal uit het stuur-deel 14, indien de stuureenheid DXC ingevoegd moet worden, alle inactief in aanvankelijke toestand en blijven de eerste tot de derde uitgangspoorten alle gesloten.In the state where the dual control unit DXC is disassembled and the processing unit PCI operates as a main system, the signals IOCEli, I0CE2i, DXRDYi and control signal from the control part 14, if the control unit DXC is to be inserted, are all inactive in initial state and the first to third output ports all remain closed.

20 Wanneer de tweevoudige stuureenheid DXC volledig is ingevoegd in het stelsel wordt dat gedetecteerd door het invoeg-detectiedeel 13 en deze geeft dat over aan het stuurdeel 14. Bij ontvangst van het signaal leest het stuurdeel 14 een stroom-signaaltoestand uit van de lijnen I0CE1, I0CE2 en zet elk van de waarden in op IOCEli, I0CE2i. In dit ge-25 val wordt IOCEli actief gemaakt en I0CE2i inactief gemaakt. Dan wordt het stuursignaal actief gemaakt en na een periode t2 waarin het open zijn van de uitgangspoort wordt beveiligd, wordt het gereed-signaal DXRDY actief gemaakt (fig. 19 (c)).When the dual control unit DXC is fully inserted into the system, it is detected by the insertion detecting part 13 and transmits it to the control part 14. When the signal is received, the control part 14 reads out a current signal state from the lines I0CE1, I0CE2 and set each of the values to IOCEli, I0CE2i. In this case, IOCEli is made active and I0CE2i is made inactive. Then, the control signal is made active and after a period t2 in which the opening of the output gate is protected, the ready signal DXRDY is made active (Fig. 19 (c)).

Wanneer het gereed-signaal DXRRDY actief wordt, sluit de poort Gil 30 1n de verwerkingseenheid PCI, echter aangezien er reeds een actief niveau naar de lijn I0CE1 is voortgebracht door de tweevoudige stuureenheid DXC wordt de tweevoudige stuurtoestand gehandhaafd.When the ready signal DXRRDY becomes active, the gate Gil 30 1n closes the processor PCI, however, since an active level has already been generated to the line I0CE1 by the dual control unit DXC, the dual control state is maintained.

Dan beveiligen de versterkingsweerstanden Rl, R2 de lijn van die I0CE1, I0CE2 die op de zijde komt waar de uitgangspoort op een hoog ni-35 veau wordt gesloten.Then, the gain resistors R1, R2 protect the line of that I0CE1, I0CE2 that comes on the side where the output gate is closed at a high level.

Volgens de hiervoor genoemde werking is er geen speciale werking vereist voor het demonteren van de tweevoudige stuureenheid van het stelsel en wanneer het stelsel niet in constructie wordt verdubbeld (enkel stelsel), indien zijn eigen gereed-signaal actief is wordt de 40 IOCE-lijn automatisch actief en zodoende kan een enkelvoudig stelsel 8900635.According to the aforementioned operation, no special operation is required to disassemble the dual control unit of the system and if the system is not doubled in construction (single system), if its own ready signal is active, the 40 IOCE line will automatically active and thus a single system 8900635.

22 zonder dat er enige speciale constructie vereist is gerealiseerd worden.22 without any special construction being required.

Fig. 20 is een blokschema van een andere uitvoeringsvorm volgens de uitvinding waarbij het stelsel gemakkelijk op een verwerkingseenheid 5 werkzaam is terwijl de andere verwerkingseenheid daarvan is gedemonteerd.Fig. 20 is a block diagram of another embodiment of the invention in which the system easily operates on a processing unit 5 while the other processing unit is disassembled.

In de tekening brengt de tweevoudige stuureenheid DXC de stuur-toestemmingssignalen I0CE1, I0CE2 voort voor de bekrachtiging van een van de verwerkingseenheden PCI, PC2 als een hoofdstelsel en de andere 10 als een hulpstelsel en het gereed-signaal DXRDY dat de aanwezigheid aangeeft en/of normale toestand/afwijking van de tweevoudige stuureenheid DXC van het stuurdeel 14. Ofschoon niet in het bijzonder hierin aangegeven heeft het stuurdeel 14 een waarneeminrichting voor het waarnemen van de werking van elke verwerkingseenheid, en hij brengt de 15 stuur-toestemmingssignalen I0CE1, I0CE2 voort en het gereed-signaal DXRDY volgens het door waarneming verkregen resultaat.In the drawing, the dual control unit DXC generates the control permission signals I0CE1, I0CE2 for powering one of the processing units PCI, PC2 as a main system and the other 10 as an auxiliary system and the ready signal DXRDY indicating the presence and / or normal state / deviation of the dual control unit DXC from the control part 14. Although not particularly indicated herein, the control part 14 has a sensing device for sensing the operation of each processing unit, and generates the 15 control permission signals I0CE1, I0CE2 and the DXRDY ready signal according to the result obtained by observation.

In de verwerkingseenheid PCI, geeft Gil een uitgangspoort aan voor het invoeren van zijn eigen gereed-signaal RDY1 (dat actief is wanneer zijn interne toestand normaal is), en het stuur-toestemmingssignaal 20 (I0CE2) om te beslissen of de tegengestelde verwerkingseenheid PC2 hoofdstelsel of hulpstelsel wordt, G12 geeft een OR-poort aan met een uitgang van de uitgangspoort Gil als zijn ene ingang, IN13 geeft een besturingselement aan, dat een signaal invoert vanuit de OR-poort G12 en waarvan het uitgangseinde aangesloten is op de lijn I0CE1 waarop het 25 stuur-toestemmingssignaal I0CE1 wordt voortgebracht zodat het zelf kan belissen of het hoofdstelsel of hulpstelsel is.In the processor PCI, Gil indicates an output port for inputting its own ready signal RDY1 (which is active when its internal state is normal), and the control permission signal 20 (I0CE2) to decide whether the opposing processor PC2 is the main system or auxiliary system, G12 denotes an OR gate with an output of the output gate Gil as its one input, IN13 denotes a control, which inputs a signal from the OR gate G12 and whose output end is connected to the line I0CE1 to which the control permission signal I0CE1 is generated so that it can decide for itself whether it is the main system or the auxiliary system.

Een referentiegetal 36 geeft een flip-flop weer, die op nul wordt gesteld (teruggesteld) op een aanvangsignaal INZ1 op het moment dat de energietoevoer wordt beëindigd en hij wordt ingedrukt via een EN-30 poort 38 en het gereed-signaal DXRDY uit de tweevoudige stuureenheid DXC.A reference number 36 represents a flip-flop, which is zeroed (reset) to an initial signal INZ1 when the power supply is terminated and pressed through an EN-30 gate 38 and the ready signal DXRDY from the dual control unit DXC.

Een referentiegetal 37 geeft een besluit-stuurdeel van het hoofdstelsel aan voor het vóórtbrengen van een signaal om de flip-flop 36 terug te stellen. Het beslissingsstuurdeel van het hoofdstelsel 37 35 voert de stuur-toestemmingssignalen I0CE1, I0CE2 in en het gereed-signaal DXRDY via een EN-poort 16 en voert ook een positievulsignaal (dat hier een laag-niveausignaal is) SL0T1 in voor de identificatie van een positie waar de verwerkingseenheid PCI is opgenomen, waarbij de stuur-toestemmingssignalen I0CE1, I0CE2 en het gereed-signaal DXRDY alle in-40 actief zijn en alleen wanneer het signaal voor het vullen van de posi- 8900635.1 23 Λ> tie SL0T1 samenvalt met een voorafbepaalde waarde wordt een tijdsduur van de toestand gemeten en wanneer de toestand gedurende een voorafbe-paalde tijd voortduurt wordt de flip-flop 36 ingesteld.A reference number 37 indicates a decision control part of the main system for producing a signal to reset the flip-flop 36. The decision control section of the main system 37 35 inputs the control permission signals I0CE1, I0CE2 and the ready signal DXRDY through an AND gate 16 and also inputs a position fill signal (which is a low level signal here) for identifying a position where the processing unit PCI is included, where the control permission signals I0CE1, I0CE2 and the ready signal DXRDY are all in-40 active and only when the signal for filling the position 8900635.1 23 tie> tie SL0T1 coincides with a predetermined value a duration of the state is measured and when the state persists for a predetermined time, the flip-flop 36 is set.

Een referentieteken INI geeft een opneemmagazijn aan voor de opna-5 me van het stuur-toestemmingssignaal I0CE1 met zichzelf als een hoofdstelsel en zijn uitgang wordt aan CPU31 in de verwerkingseenheid geleverd.A reference INI designates a recording magazine for recording the control permission signal I0CE1 with itself as a main system and its output is supplied to CPU31 in the processor.

In de verwerkingseenheid PC2, geeft G21 een uitgangspoort aan voor de invoer van zijn eigen gereed-signaal RDY2 (dat actief is wanneer 10 zijn interne toestand normaal is) en het stuur-toestemmingssignaal (I0CE1) om te beslissen of de verwerkingseenheid op de tegengestelde zijde PCI hoofdstelsel of hulpstelsel wordt» G22 geeft een OR-poort aan met een uitgang van de uitgangspoort G21 als zijn eigen ingang» IN23 geeft een besturingselement aan met een signaal van de OR-poort G22 als 15 ingang, waarbij zijn uitgangseinde aangesloten is op de lijn I0CE2 waarop het stuur-toestemmingssignaal I0CE2 wordt voortgebracht zodat het zelf kan beslissen of het hoofdstelsel of hulpstelsel wordt.In the processing unit PC2, G21 indicates an output port for the input of its own ready signal RDY2 (which is active when its internal state is normal) and the control permission signal (I0CE1) to decide whether the processing unit is on the opposite side PCI main system or auxiliary system becomes »G22 indicates an OR gate with an output from the output gate G21 as its own input» IN23 indicates a control with a signal from the OR gate G22 as 15 input, with its output end connected to the line I0CE2 on which the control permission signal I0CE2 is generated so that it can decide for itself whether to become the main system or auxiliary system.

Een referentiegetal 46 geef een flip-flop weer die op nul wordt gesteld (teruggesteld) op een aanvangssignaal INZ2 op het moment dat de 20 energie wordt afgesloten en dat wordt ingedrukt via een EN-poort 48 en het gereed-signaal DXRDY uit de tweevoudige stuureenheid DXC.A reference number 46 represents a flip-flop that is zeroed (reset) to an initial signal INZ2 at the time the power is cut off and pressed through an AND gate 48 and the ready signal DXRDY from the dual controller. DXC.

Een referentiegetal 47 geeft een beslissingsstuurdeel van het hoofdstelsel aan voor het uitvoeren van een signaal dat de flip-flop 46 moet instellen. Het beslissingsstuurdeel van het hoofdstelsel 46 voert 25 de stuur-toestemmingssignalen I0CE1, I0CE2 en het gereed-signaal DXRDY via een EN-poort 26 in en voert ook een signaal voor het ingieten van de positie in (dat een hoog-niveausignaal is) SL0T2 voor de identificatie van een positie waar de verwerkingseenheid PC2 wordt ingegoten, waarbij de stuur-toestemmingssignalen I0CE1, I0CE2 en het gereed-sig-30 naai DXRDY alle inactief zijn en alleen wanneer het signaal voor het ingieten van de positie SL0T2 samenvalt met een voorafbepaalde waarde wordt een tijdsduur van de toestand gemeten en wanneer de toestand gedurende een voorafbepaalde tijd voortduurt, wordt de flip-flop 46 ingesteld.A reference number 47 indicates a decision control section of the main system for outputting a signal to flip flip-flop 46. The decision control section of the main system 46 inputs the control permission signals I0CE1, I0CE2 and the ready signal DXRDY through an AND gate 26 and also inputs a position casting signal (which is a high level signal) SL0T2 the identification of a position where the processing unit PC2 is poured in, wherein the control permission signals I0CE1, I0CE2 and the ready signal DXRDY are all inactive and only when the signal for the casting of the position SL0T2 coincides with a predetermined value a period of time of the state measured and when the state persists for a predetermined time, the flip-flop 46 is set.

35 Een referentieteken IN2 geeft een opneemmagazijn aan voor de opname van het stuur-toestemmingssignaal I0CE2 met zichzelf als hoofdstelsel en zijn uitgang wordt toegevoerd aan CPU41.A reference IN2 indicates a recording magazine for recording the control permission signal I0CE2 with itself as the main system and its output is supplied to CPU41.

Een referentieteken GDI geeft een communicatie-eenheid van de verwerkingseenheid PCI aan, dat effectief is wanneer het stuur-toestem-40 mingssignaal I0CE1 het hoofdstelsel aangeeft en in staat is om gegevens 89 00635.' % * 24 met andere stelsels uit te wisselen. Een referentieteken IN41 geeft een opneemmagazijn aan voor de opname van het stuur-toestemmingssignaal I0CE1.A reference GDI denotes a communication unit of the processor PCI, which is effective when the control signal I0CE1 indicates the master system and is capable of data 89 00635. " % * 24 to exchange with other systems. A reference mark IN41 denotes a recording magazine for recording the control permission signal I0CE1.

Een referentieteken CD2 geeft een communicatie-eenheid van de ver-5 werkingseenheid PC2 aan, die effectief is wanneer het stuur-toestemmingssignaal I0CE2 het hoofdstelsel aangeeft en in staat is om gegevens met andere stelsels uit te wisselen. Een referentiekenmerk IN51 geeft een opneemmagazijn aan voor de opname van het stuur-toestemmingssignaal I0CE2.A reference mark CD2 denotes a communication unit of the processing unit PC2, which is effective when the control permission signal I0CE2 indicates the main system and is able to exchange data with other systems. A reference characteristic IN51 denotes a recording magazine for recording the control permission signal I0CE2.

10 Een werking van het zoals boven geconstrueerde stelsel zal in het vervolg worden beschreven onder verwijzing naar de toestanden waarin de tweevoudige stuureenheid DXC wordt geïnstalleerd en de tweevoudige stuureenheid DXC wordt gedemonteerd.An operation of the system constructed as above will be described below with reference to the states in which the dual controller DXC is installed and the dual controller DXC is disassembled.

(Toestand waarin de tweevoudige stuureenheid DXC wordt geïnstalleerd) 15 In de toestand waarin elke verwerkingseenheid normaal werkzaam is kiest de tweevoudige stuureenheid DXC de verwerkingseenheid PCI als een hoofdstelsel (de verwerkingseenheid PC2 kan eveneens als hoofdstelsel gekozen worden), en hij maakt het stuur-toestemmingssignaal I0CE1 actief en het stuur-toestemmingssignaal I0CE2 inactief. Dan wordt het ge-20 reed-signaal DXRDY actief gemaakt.(State in which the dual control unit DXC is installed) 15 In the state in which each processor normally operates, the dual control unit DXC selects the processor PCI as a main system (the processor PC2 can also be selected as the main system), and makes the control permission signal I0CE1 active and the control permission signal I0CE2 inactive. Then the ready signal DXRDY is made active.

Wanneer het stuur-toestemmingssignaal I0CE1 actief is, is de verwerkingseenheid PCI werkzaam als hoofdstelsel volgens het toestemmings-signaal 01. Wanneer het stuur-toestemmingssignaal I0CE2 inactief is, is de verwerkingseenheid PC2 werkzaam als hulpstelsel.When the control permission signal I0CE1 is active, the processing unit PCI operates as a master system according to the permission signal 01. When the control permission signal I0CE2 is inactive, the processing unit PC2 operates as an auxiliary system.

25 (Toestand waarbij de tweevoudige stuureenheid gedemonteerd is) (1) Wanneer een gegevensbank in het geheugen wordt geladen:25 (State with the dual control unit disassembled) (1) When a database is loaded into memory:

Wanneer de energie wordt afgesloten, worden de flip-flops 36, 46 in de verwerkingseenheden PCI, PC2 teruggesteld op de interne aanvangs-signalen INZ1, INZ2. Indien de verwerkingseenheden een normale toestand 30 van gegevensbanken in eigen geheugens via inspectie hebben aangetroffen en anderzijds ook een normale werking verzekeren als resultaat van zelf-diagnose, worden de gereed-signalen RDY1, RDY2 in elke verwerkingseenheid beide actief gemaakt.When the power is turned off, the flip-flops 36, 46 in the processing units PCI, PC2 are reset to the internal initial signals INZ1, INZ2. If the processing units have found a normal state of databases in their own memories via inspection and, on the other hand, also ensure normal operation as a result of self-diagnosis, the ready signals RDY1, RDY2 in each processing unit are both enabled.

EN-poorten Gil, G21, OR-poorten G12, G22 en aflegmagazijnen IN13, 35 IN23 vormen een flip-flop via signaallijnen van de stuur-toestemmings-signalen I0CE1, I0CE2 en het stuur-toestemmingssignaal I0CE op de zijde die het gereed-signaal actief heeft gemaakt wordt eerder actief.AND gates Gil, G21, OR gates G12, G22 and depositing magazines IN13, IN23 form a flip-flop via signal lines of the control permission signals I0CE1, I0CE2 and the control permission signal I0CE on the side showing the ready signal active becomes active earlier.

Bijvoorbeeld, als het gereed-signaal RDY1 van de verwerkingseenheid PCI eerder actief is geweest dan het gereed-signaal RDY2 van de 40 verwerkingseenheid PC2, wordt, aangezien de stuur-toestemmingssignalen 8900635.For example, if the ready signal RDY1 of the processor PCI has been active earlier than the ready signal RDY2 of the processor PC2, the control permission signals 8900635 become.

25 t IQCE1, I0CE2 beide eerst inactief zijn, een uitgang van de poort Gil hoog in niveau, een uitgang van de OR-poort G12 wordt hoog in niveau gemaakt en een uitgang van het aflegmagazijn IN13 wordt laag in niveau gemaakt. Wanneer het stuur-toestemmingssignaal I0CE1 actief wordt en 5 zelfs als het gereed-signaal RDY2 aan de zijde van de verwerkingseen-heid PC2 daarna actief wordt, opent de poort G21 niet (terwijl de uitgang laag in niveau blijft), en het stuur-toestemmingssignaal I0CE2 wordt inactief. De toestand duurt voort totdat het gereed-signaal RDY1 inactief wordt.Both IQCE1, I0CE2 are first inactive, an output of the gate Gil high in level, an output of the OR gate G12 is made high in level and an output of the magazine IN13 is made low in level. When the control permission signal I0CE1 becomes active and even if the ready signal RDY2 on the side of the processing unit PC2 becomes active afterwards, the gate G21 does not open (while the output remains low in level), and the control permission signal I0CE2 becomes inactive. The state continues until the ready signal RDY1 becomes inactive.

10 (2) Wanneer de gegevensbank niet in het geheugen wordt geladen:10 (2) When the database is not loaded into memory:

Wanneer de gegevensbank niet in het geheugen van de verwerkings-eenheid wordt geladen, zijn de gereed-signalen RDY1, RDY2 niet beide actief.When the database is not loaded into the processor memory, the ready signals RDY1, RDY2 are not both active.

Bijgevolg blijven de stuur-toestemmingssignalen I0CE1, I0CE2 eerst 15 inactief, echter indien de stuur-toestemmingssignalen I0CE1, I0CE2 en het gereed-signaal DXRDY alle inactief zijn (in de toestand waarbij het gereed-signaal DXRDY inactief is terwijl de tweevoudige stuureenheid DXC is gedemonteerd), worden de uitgangen van de EN-poorten G16, G26 hoog in niveau en de beslissingsdelen van het hoofdstelsel 37, 47 meten 20 de tijdsduur. Hier zijn de beslissings-stuurdelen van het hoofdstelsel 37, 47 bijvoorbeeld alleen werkzaam op het moment wanneer niveau's van de signalen voor het vullen van de positie SL0T1, SL0T2 laag zijn en in de uitvoeringsvorm is het beslissings-stuurdeel van het hoofdstelsel 37 op de zijde van de verwerkingseenheid PCI werkzaam voor de meting van 25 de tijdsduur.Accordingly, the control permission signals I0CE1, I0CE2 remain inactive for 15 first, however, if the control permission signals I0CE1, I0CE2 and the ready signal DXRDY are all inactive (in the state where the ready signal DXRDY is inactive while the dual control unit DXC is disassembled ), the outputs of the AND gates G16, G26 become high in level and the decision parts of the main system 37, 47 measure the length of time. Here, for example, the decision control parts of the main system 37, 47 are active only when levels of the signals for filling the position SL0T1, SL0T2 are low and in the embodiment, the decision control part of the main system 37 is on the side of the processing unit PCI operable to measure the duration.

Wanneer een hoge niveau-uitgang van de EN-poort G16 voortduurt gedurende een voorafbepaalde tijd, stelt het beslissingsstuurdeel van het hoofdstelsel 37 de flip-flop 36 in.When a high level output of the AND gate G16 continues for a predetermined time, the decision control portion of the main system 37 sets the flip-flop 36.

Wanneer de flip-flop 36 is ingesteld wordt de uitgang ingedrukt op 30 het besturingselement IN13 via de OR-poort G12, en het besturingsele-ment IN13 maakt het stuur-toestemmingssignaal I0CE1 actief (laag niveau).When the flip-flop 36 is set, the output is depressed on the control IN13 via the OR gate G12, and the control IN13 makes the control permission signal I0CE1 active (low level).

Volgens de hiervoor genoemde werking, is de verwerkingseenheid PCI werkzaam als een hoofdstelsel en verwerkingseenheid PC2 functioneert 35 als een hulpstelsel.According to the aforementioned operation, the processing unit PCI operates as a main system and the processing unit PC2 functions as an auxiliary system.

Nadat het stuur-toestemmingssignal I0CE1 actief is geworden, is de communicatie-eenheid CD1 gereed voor de werking om te reageren op een communicatie van andere stelsels en in dit geval is een noodzakelijke databank gereed voor lading in het geheugen. Aangezien het stuur-toe-40 stemmingssignaal IOCE2 inactief is, reageert de communicatie-eenheid 8900635.After the control permission signal I0CE1 has become active, the communication unit CD1 is ready for operation to respond to a communication from other systems and in this case a necessary database is ready for loading into the memory. Since the control permission signal IOCE2 is inactive, the communication unit 8900635 responds.

t 26 CD2 niet op een communicatie van andere stelsels.t 26 CD2 not on communication from other systems.

Fig. 21 is een tekening in de vorm van een blokschema die een dergelijke status weergeeft.Fig. 21 is a block diagram drawing showing such a status.

De gegevensbanken van andere stelsels worden in het geheugen van 5 de verwerkingseenheid PCI geladen via de communicatie-eenheid DC1.The databases of other systems are loaded into the memory of the processing unit PCI via the communication unit DC1.

(3) Enkelvoudig stelsel:(3) Single scheme:

In het geval dat de verwerkingseenheid PC2 bijvoorbeeld wordt gedemonteerd en alleen de verwerkingseenheid PCI aanwezig is, wordt het stuur-toestemmingssignaal I0CE1 actief zoals in het bovengenoemde geval 10 van (1) en (2) en de verwerkingseenheid PCI begint automatisch als hoofdstelsel te functioneren. Op hetzelfde moment is de aan de verwerkingseenheid PCI gekoppelde communicatie-eenheid CD1 ook gereed voor werking.For example, in case the processing unit PC2 is disassembled and only the processing unit PCI is present, the control permission signal I0CE1 becomes active as in the above case 10 of (1) and (2) and the processing unit PCI automatically starts to function as the main system. At the same time, the communication unit CD1 coupled to the processing unit PCI is also ready for operation.

Zodoende is er geen speciale schakelaar vereist voor de beslissing 15 van hoofdstelsel en hulpstelsel.Thus, no special switch is required for the main system and auxiliary system decision.

Verder verwijst de boven uiteengezette beschrijving naar het geval waarbij het signaal voor het vullen van de positie SL0T1 wordt ingesteld op een laag niveau en SL0T2 op een hoog niveau en de beslissings-stuurdelen van het hoofdstelsel 37, 47 meten de tijdsduur waarop de 20 signalen voor het ingieten van de positie samenvallen met een voorafbepaalde waarde, echter een prioriteitsstuurstelsel kan op die manier toegepast worden dat niveau's van de signalen voor het ingieten van de positie SL0T1, SL0T2 aangebracht worden op waarden die overeenkomen met de prioriteit; de beslissingsstuurdelen van het hoofdstelsel meten de 25 tijdsduur zolang als die overeenkomt met die niveau's van de signalen voor het ingieten van de positie, zodat de verwerkingseenheid met een hogere prioriteit eerst als hoofdstelsel bekrachtigd wordt.Furthermore, the description set forth above refers to the case where the signal for filling the position SL0T1 is set at a low level and SL0T2 at a high level and the decision drivers of the main system 37, 47 measure the length of time for which the signals for position casting coincide with a predetermined value, however, a priority control system can be applied so that levels of the position casting signals SL0T1, SL0T2 are applied to values corresponding to the priority; the decision control parts of the main system measure the length of time as long as it corresponds to those levels of the position casting signals, so that the higher priority processor is first powered as the main system.

Fig. 22 is een blokschema dat een voorbeeld weergeeft van een algemene constructie van het stelsel.Fig. 22 is a block diagram showing an example of a general construction of the system.

30 In de uitvoeringsvorm worden de twee verwerkingseenheden PCI, PC2 aangesloten op een communicatiebus met een ander stelsel via bussen VMEBS en communicatiestuureenheden respectievelijk CD1, CD2. HF-bus in overeenstemming met PROWAY wordt toegepast als de communicatiebus BS.In the embodiment, the two processing units PCI, PC2 are connected to a communication bus with another system via buses VMEBS and communication control units CD1, CD2, respectively. HF bus in accordance with PROWAY is used as the communication bus BS.

De communicatiestuureenheden GDI, CD2 functioneren elk als een inter-35 face met HF-bus en worden intern aangebracht met een functie voor het vasthouden van opspoorinformatie van een cornmunicatieframe op het moment van het vaststellen van een communicatiefout en onderhoudsinforma-tie zoals herhaling, frequentie bij elke foutieve inhoud en dergelijke.The communication controllers GDI, CD2 each function as an HF bus interface and are internally arranged with a function of retaining communication frame tracking information at the time of establishing a communication error and maintenance information such as repetition, frequency at any erroneous content and the like.

40 Station-communicatie-eenheden IF1, IF2 functioneren als een inter- 8900635 .' 27 face met bussen BS21, BS22, die hetzelfde functionele deel omvatten als het interfacedeel in fig. 17.40 Station communication units IF1, IF2 function as an inter- 8900635. ' 27 face with buses BS21, BS22, which comprise the same functional part as the interface part in fig. 17.

De ingangs-/uitgangseenheid 10 wordt toegelaten uit de verwer-kingseenheid PC via bus BS1, infrastationcommunicatie-eenheid IF, bus 5 BS2 en gewone nesteenheden NC.The input / output unit 10 is admitted from the processing unit PC via bus BS1, infrastructure station communication unit IF, bus 5 BS2 and ordinary nesting units NC.

De gewone nesteenheden NC zijn busversterkers die elk aangebracht zijn tussen de boven gelegen bussen BS21, BS22 en een lager gelegen bus NIBS die aangesloten is op de ingangs-/uitgangseenheid 10 en de interne constructie is zoals weergegeven in fig. 23.The common nesting units NC are bus amplifiers each disposed between the upper buses BS21, BS22 and a lower bus NIBS connected to the input / output unit 10 and the internal construction is as shown in Fig. 23.

10 In de tekening geeft BS2 een lagere bus weer, die aangesloten is op de verwerkingseenheid PC via de infrastation-communieatie-eenheid IF en de bus BS1 die hier zijn weggelaten.In the drawing, BS2 shows a lower bus, which is connected to the processing unit PC via the infrastation communication unit IF and the bus BS1 omitted here.

NIBS geeft een lager gelegen bus weer, die is aangesloten op meerdere ingangs-/uitgangseenheden 10.NIBS displays a lower bus, which is connected to multiple input / output units 10.

15 Een referentiegetal 71 geeft een vergelijkingsinrichting weer voor het vergelijken van signalen (gegevens, adres) op de boven gelegen bus BS2 en signalen op de onder gelegen bus NIBS, 72 geeft een aansluitbe-vestigingsinrichting aan voor het uitwisselen van signalen op de boven gelegen bus BS2 en signalen op de onder gelegen bus NIBS, en 73 geeft 20 een flip-flop aan die een signaal uitvoert uit vergelijkingsinrichting 71, die ingesteld is op een signaaltijdsturing die voortgebraeht is door aansluitbevestigingsinrichting 72 via een geleidingsdraad Lx, en ook teruggesteld is op een terugstelsignaal overgebracht vanuit de verwerkingseenheid PC via een geleidingsdraad L3.A reference number 71 represents a comparator for comparing signals (data, address) on the upper bus BS2 and signals on the lower bus NIBS, 72 indicates a terminal confirmation device for exchanging signals on the upper bus BS2 and signals on the lower bus NIBS, and 73 indicates a flip-flop outputting a signal from comparator 71, which is set to a signal timing generated by terminal fastener 72 via a lead wire Lx, and is also reset to a reset signal transferred from the processing unit PC via a guide wire L3.

25 Een referentiegetal 74 geeft een buffer aan voor het overdragen van een bus-foutsignaal dat voortgebracht wordt door de flip-flop 73 en 75 geeft een uitleesinrichting aan voor het uitlezen van de inhoud van de flip-flop 73 via de boven gelegen bus BS2, die is aangebracht binnenin de verwerkingseenheid PC.A reference number 74 indicates a buffer for transmitting a bus error signal generated by the flip-flop 73 and 75 indicates a reader for reading the contents of the flip-flop 73 via the overlying bus BS2, which is arranged inside the processing unit PC.

30 Het door de flip-flop 73 voortgebrachte bus-foutsignaal wordt ook ingevoerd in de aansluitbevestigingsinrichting via een geleidingsdraad Lg, die de aansluitbevestigingswerking stuurt.The bus error signal generated by the flip-flop 73 is also input to the terminal mounting device via a guide wire Lg which controls the terminal mounting operation.

Fig. 24 is een tijdschema dat een voorbeeld weergeeft van de werking, waarbij signalen aangeduid worden op de onder gelegen bus NIBSFig. 24 is a timing chart illustrating an example of operation indicating signals on the bus NIBS located below

35 wanneer de bus-fout niet wordt gedetecteerd.35 when the bus error is not detected.

Een adressignaal Ads voor het kiezen van een bepaalde van meerdere ingangs-/uitgangseenheden 10 wordt voortgebracht door de verwerkingseenheid PC, zoals weergegeven in (a). Vergelijkingsinrichting 71 vergelijkt adressignalen op beide bussen BS2, en eerst op NIBS en het resul- 40 taat wordt op een in (e) weergegeven tijdstip bemonsterd. Wanneer hier 8900535 / 28 een bus-fout wordt gedetecteerd als resultaat van vergelijking, wordt een miskoppel signaal geleverd aan de flip-flop 73.An address signal Ads for selecting a particular one of multiple input / output units 10 is generated by the processing unit PC, as shown in (a). Comparator 71 compares address signals on both buses BS2, first on NIBS, and the result is sampled at a time shown in (e). Here, when a bus error is detected as a result of comparison 8900535/28, a mismatch signal is supplied to flip-flop 73.

Bij ontvangst van het signaal wordt de flip-flop 73 ingesteld op een signaaltijdsturing vanuit aansluitbevestigingsinrichting 72 en een 5 bus-foutsignaal wordt voortgebracht door zijn uitgangseinde. Het bus-foutsignaal wordt ingevoerd in aansluitbevestigingsinrichting 72 om zijn aansluitbevestigingswerking te onderdrukken. Zodoende wordt een bussequentie ervan weerhouden om daarna nog verder te gaan. Hoewel niet zo aangeduid wil dat zeggen dat een openingssignaal van het adressig-10 naai niet zal worden voortgebracht naar de lager gelegen bus NIBS.Upon receipt of the signal, flip-flop 73 is set to signal timing from terminal fixture 72, and a bus error signal is generated from its output end. The bus error signal is input to terminal confirmation device 72 to suppress its terminal confirmation effect. Thus, a bus sequence is prevented from going even further thereafter. Although not so indicated, it means that an opening signal from the address sew will not be generated to the lower bus NIBS.

Wanneer de busfout niet wordt gedetecteerd wordt een respons overgedragen naar de verwerkingseenheid PC op een boven gelegen zijde, zoals weergegeven in (b), vanuit de ingangs-/uitgangseenheid 10 die op een onder gelegen zijde van het adres ligt.When the bus error is not detected, a response is transmitted to the processing unit PC on an upper side, as shown in (b), from the input / output unit 10 which is on a lower side of the address.

15 Wanneer echter de busfout wordt gedetecteerd wordt de respons niet geretourneerd aangezien er geen openingssignaal van het adressignaal wordt opgewekt en er wordt geen respons tot stand gebracht naar de verwerkingseenheid op de boven gelegen zijde PC. Bij ontvangst van de niet-respons, leest de verwerkingseenheid PC de inhoud van de buffer 74 20 via de bus BS2, zodat hij erkent dat de niet-respons een busfout is op de bus NIBS op de onder gelegen zijde of een fout van de gewone nest-eenheid NC. Dan zal er geen fout optreden in adres of gegevens op de bus van de boven gelegen zijde BS2.However, when the bus error is detected, the response is not returned since no opening signal of the address signal is generated and no response is made to the processing unit on the upper side PC. Upon receipt of the non-response, the processing unit PC reads the contents of the buffer 74 through the bus BS2, so that it recognizes that the non-response is a bus error on the bus NIBS on the lower side or an error of the ordinary nesting unit NC. Then there will be no error in address or data on the bus of the upper side BS2.

Wanneer de busfout niet wordt gedetecteerd nadat het adres is ge-25 stuurd, zoals weergegeven in (a), ontvangt de verwerkingseenheid PC een respons zoals weergegeven in (b).If the bus error is not detected after the address has been sent, as shown in (a), the processing unit PC receives a response as shown in (b).

Bij ontvangst van de respons wordt dan een gegevens-schrijfsignaal gezonden naar de overeenkomstige ingangs-/uitgangseenheid 10 die in schrijf-werking is zoals weergegeven in (c). Het gegevens-schrijfsig-30 naai wordt ook vergeleken door verge!ijkingsinrichting 71 en het resultaat wordt gevoerd naar de flip-flop 73 met de in (f) weergegeven tijd-sturi ng.Upon receipt of the response, a data write signal is then sent to the corresponding input / output unit 10 which is in write operation as shown in (c). The data write signal is also compared by comparator 71, and the result is fed to the flip-flop 73 with the timing shown in (f).

Indien de werking normaal is wordt een openingssignaal van het ge-gevens-schrijfsignaal aan de bus NIBS aan de onder gelegen zijde gezon-35 den en een responssignaal wordt geretourneerd uit de ingangs-/uitgangs-eenheid 10 wanneer hij zoals weergegeven in (e) de gegevens heeft ontvangen.If the operation is normal, an opening signal of the data write signal is sent to the bus NIBS on the lower side and a response signal is returned from the input / output unit 10 when it is as shown in (e) has received the data.

Wanneer het vergelijkingsresultaat een miskoppeling aangeeft wordt het openingssignaal niet geretourneerd aan de onder gelegen zijde en 40 daarom wordt het responssignaal niet geretourneerd, zodat er geen res- 8900635.When the comparison result indicates a mismatch, the opening signal is not returned on the bottom side and therefore the response signal is not returned, so there is no response 8900635.

29 pons tot stand wordt gebracht op de bovengelegen zijde.29 punch is created on the top side.

Dan wordt er een gegevens-leessignaal uit de overeenkomstige in-gangs-/uitgangseenhéid 10 gelezen zoals weergegeven in (d) en wanneer de busfout niet wordt gedetecteerd wordt hij overgedragen aan de ver-5 werkingseenheid op de boven gelegen zijde PC via de bussen BS2, NIBS.Then, a data read signal is read from the corresponding input / output unit 10 as shown in (d) and when the bus error is not detected it is transferred to the processor on the upper side PC via the buses BS2 , NIBS.

Wanneer er een fout wordt gedetecteerd, wordt het responssignaal (e) uit dè 1ngangs-/uitgangseenheid io niet overgedragen aan de boven gelegen zijde en de verwerkingseenheid aan de boven gelegen zijde PC detecteert een niet-respons.When an error is detected, the response signal (e) from the input / output unit 10 is not transmitted on the top side and the processing unit on the top side PC detects a non-response.

10 Verder heeft de boven uiteengezette beschrijving betrekking op het geval waarin de flip-flop ingesteld wordt op een foutsignaal van een meervoudige bit die de bus vormt. Indien echter de flip-flop meervoudig wordt aangebracht volgens elk bit en de toestand van elke flip-flop wordt vastgehouden door een bufferinrichting kan de fout nauwkeurig met 15 betrekking tot elke bit worden herkend.Furthermore, the description set forth above relates to the case where the flip-flop is set to a multiple bit error signal constituting the bus. However, if the flip-flop is applied multiple according to each bit and the state of each flip-flop is held by a buffering device, the error can be accurately recognized with respect to each bit.

890063 5.'890063 5. '

Claims

1. Dual computer system, comprising two processing units, one of which is actually operating (as main system) and the other is kept in standby (as auxiliary system) against the occurrence of a main system failure and a dual control unit to control which processing unit is to operate as the main system through the observation of the operating states of said two processing units, the improvement being characterized in that: two independent interrupters are provided for indicating interrupting switching of the main system and the auxiliary system to said two processing units are present in the dual control unit; the interrupt device receives an interrupt source supplied by a processor in the dual control unit via an internal bus, holds the interrupt source according to a dual switching signal and performs interrupt for the dual switching against the two processors.

The dual computer system of claim 1, wherein the dual controller includes an equalizing device for equalizing the memory content in the two processing units.

Dual computer system according to claim 2, characterized in that a chained queue memory (FIFO) is used as an equalizing device.

Dual computing system according to claim 3, characterized in that the FIFO control device for controlling the FIFO entry change sign SI and FIFO exit change sign SO according to logical expressions (1), (2) is applied to the dual control unit.

30 SI = WRIl.CTLl.DCSl + WRIr.CTLr.DCSr ... (1) SO = Ί ^ ΧΤΪ [+ WRI ^ .CTLr ... (2) where WRI designates an external read / write signal to be attached to the time of writing (where an index L of each signal indicates "from the left side processor" and wherein R indicates "from the right side processor"); CTL indicates a control explanation signal, which is confirmed by the unit in actual operation; DCS indicates a dual control signal DCS from the unit on a 40 side to provide a control permission maintained by the dual control unit 89 00 635.

Dual computing system according to claim 3, characterized in that an interrupt controller for generating interrupt signals FINT1, FINTr indicating the interrupt 5 for increasing a priority for reading out data to the two processing units according to the following logical expressions (3 ), (4) is provided on the dual control unit. FINTl = ACCr.SI.HFUL.IFl + ACC [.FINl + IRST.FINl ... (3)

6. Dual computer system comprising two processing units, a monitoring device for detecting the operation of the processing units, a dual control unit with a buffer memory for temporarily loading equalization data, transferred 40 from the computer on the actual operation side to a 8900635. * 32 memory of the computer on the standby side and its address, the improvement comprising: an indicator insertion device for inserting a start identifier and an end identifier in each processing unit at those times when actual operation begins and ends; an end identification detecting device for detecting the end identification mark from data readout of the buffer memory; 10 a data loading device for loading data from the start identifier to end identifier in the address when the end identifier is detected; a processing unit to which a control permission is transferred that begins actual operation from an operation corresponding to the data in which the start identification is inserted.

7. Dual computing system comprising two processing units, two power supplies for supplying active energy to each of the two processing units, an input / output unit 20 controlled by said processing units, the improvement comprising: a first bus connecting the two processing units connect and transfer data for the mutual equalization of the databases; a second bus connecting each processing unit to an input / output unit for the mutual exchange of data; a bus function stop device disposed on the two processing units for stopping at least the function of the data transfer of the first bus at the time of on / off operations of corresponding supply devices and in a transition state of the output voltage.

The dual computer system of claim 7, wherein an open collector port on which a bus control signal and a signal (INZ) that comes to a high level when a supply voltage of foods reaches an operating voltage is used as a bus function stop device.

9. Dual computer system comprising two processing units, a dual control unit for the input of a ready signal indicating a normal state of operation of the two processing units and generating a control signal (DSC) to power the one as a bridle. and the other as an auxiliary system to the two processing units, an input output unit connected to the two processing units via I / O bus, the improvement comprising: a ready signal flag applied in said two processing units. 5 today to indicate a normal state of its operations; a power signal flag indicating the ability to be an operation side itself; an arithmetically operating output device for inputting a ready signal and a power signal from the two flags, calculating a logic product of both signals, and transmitting the operating output signal to the input / output unit; wherein the input / output unit decides whether or not it is admitted according to a signal from the arithmetic output device.

10. Dual computer system comprising two processing units, a dual control unit for generating a control permission signal for controlling one of the two processing units as a main system and the other as an auxiliary system, the enhancement being characterized has that: the dual control unit includes an insert detection section for detecting when the unit is disassembled from and when it is inserted into the system, first and second output gates for generating control permission signals (10CE1, 10CE2) to the two processing units, respectively, a control part for controlling the first and second output ports according to a signal from the insertion detecting part, a third output port for producing a ready signal (DXRDY) from the control part; one processing unit is arranged with a gate device for the input of its own ready signal, the control permission signal (10CE2) from the second output port of the control unit, the ready signal (DXRDY) from the third output port, and energizing the one processing unit as a master system when its own ready signal is active and the control permission signal (10CE2) and the ready signal (DXRDY) are both inactive; The other processing unit is arranged with a gate device for inputting its own ready signal, the control permission signal (I0CE1) from the first output port of the control unit, the ready signal (DXRDY) from the third output port, and energizing the other processor as a master system 40 when its own ready signal is active and the control permission 8900635 signal (10CE1) and the ready signal (DXRDY) are both inactive.

10 FINl - FINTl FINTr = ACCl.SI.HFUL.IFr + ACCr.FINr + IRST.FINr FINr = FINTr ifl = (f! N [.ifl + SO.ACCl.EMPY)

15 IFr = (FINr.IFr + SO.ACCr.EMPY) where ACC indicates an access signal to interrupt controller (where an index L of each signal indicates "from the processor on the left", where R indicates "from the processor on the right "); 50 indicates an exit change sign signal of FIFO; 51 indicates an input change mark signal of FIFO, HFU1 indicates a half-full signal which is generated when half the amount of data is loaded into FIFO; EMPY indicates an empty signal that is generated when FIFO becomes empty; FINT1 indicates an interrupt signal which is supplied to the processor on the left;

30 FINTr indicates an interrupt signal to be delivered to the right hand processing unit; IRST indicates a reset signal of the interrupt signals FINT1, FINTr supplied from the processor on the right or on the left when the access signal is maintained.

11. Dual computer system comprising first and second processing units, a dual control unit for generating the control permission signal to power one of the two processing units 5 as a main system and keep the other as an auxiliary system, the improvement comprising: the dual control unit includes a control part for generating control permission signals (I0CE1, I0CE2) to power one of the first and second processors as a main system and keep the other as an auxiliary system and a ready signal (DXRDY) which indicates the presence and / or normal condition / deviation of the dual control unit; the first and second processors are applied with a flip-flop which is released when the power is turned off and the ready signal (DXRDY) is active; master system decision device to detect that the control permission signals (I0CE1, I0CE2) and the ready signal (DXRDY) are all inactive, measuring only a time duration of the state when of the state only when position fill signal and (SL0T1,

SL0T2) for identifying either the first or the second processing unit coincide with a predetermined value, wherein the flip-flop is set where the state continues for a predetermined time; a control for self-ensuring that the control-permission signal (I0CE1 or I0CE2) to decide between main system or auxiliary system becomes active when ready signals (RDY1, RDY2) are active, which become active when its own internal state is normal and the control permission signal (I0CE2 or I0CE1) to decide whether the opposing main or auxiliary processing unit is idle, or when the flip-flop is set.

12. Dual computer system equipped with two processing units (PC), a dual control unit (DXC) for controlling to power one of the two processing units as the main system and keeping the other as an auxiliary system, a bus (BSD that controls the dual control system) 35 unit and each processing unit connects and transfers data for mutually equalizing a database, a bus (BS2), which is connected to the bus (BS) via an infrastation communication unit (IF) that functions as an interface, a common nest unit (NC) that functions as a bus repeater mounted against a 40 bus (NIBS) to which the bus (BS2) and multiple input / output units 6900 635.t are connected; the common nest unit (NC) comprising: a comparator for comparing a signal in the top bus (BS2) and a signal in the bottom bus (NIBS); a connection fastening device for exchanging the signal on the top bus (BS2) and the signal on the bottom bus (NIBS); a flip-flop set to a mismatch signal generated when a comparator detects a mismatch; 10 a buffer to transmit a signal from the flip-flop; the processing units that read the contents of the flip-flop through the bus (BS2) through the buffer. 8900635.