DE3911848C2

DE3911848C2 -

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Publication number: DE3911848C2
Application number: DE3911848A
Authority: DE
Inventors: Hajime Akai; Isao Domoto; Eiji Musashino Tokio/Tokyo Jp Nakamoto; Yoshitugu Hachiohji Tokio/Tokyo Jp Morioka; Shunsuke Musashino Tokio/Tokyo Jp Hayashi
Original assignee: Yokogawa Electric Corp
Current assignee: Yokogawa Electric Corp
Priority date: 1988-04-13
Filing date: 1989-04-11
Publication date: 1991-06-27
Also published as: GB2251967A; GB2251967B; GB8904779D0; KR920003453B1; GB9204278D0; GB2251966B; DE3911848A1; NL8900635A; KR890016466A; BR8901738A; CN1037417A; CN1041466C; GB2251966A; GB2217487B; GB9204279D0; GB2217487A

Abstract

A dual computer system constituted of duplicated processor units (PC1, PC2) and a dual control unit (DXC) for controlling which side of the two processor units to keep operating (as a main system) or on standby (as subsidiary system). One processor acts in an actually operating state with the other on standby as a guard against a failure in the main system. The dual control unit controls which processor unit is to act for the main system through the medium of two internal independent interruption means (12L, 12R) for effecting switching of the main system and the subsidiary system selectively to the two processor units as a result of an interruption in one system. Such construction improves the continuity of the control at the time of switching. <IMAGE>

Description

Die Erfindung bezieht sich auf eine Doppelrechneranlage nach dem Oberbegriff des Patentanspruches 1.The invention relates to a double computer system according to the preamble of claim 1.

Die Doppelrechneranlage wird als eine Möglichkeit zur Verbesserung der Zuverlässigkeit einer Steuer- oder Regelanlage eingesetzt, bei der bei einer Doppelum schaltung die Kontinuität der Steuerung bzw. Regelung gewahrt werden soll.The double computer system is used as a way to Improve the reliability of a tax or Control system used in the case of a double circuit the continuity of the control or regulation should be preserved.

Eine Doppelrechneranlage zur Verbesserung der Betriebs- Zuverlässigkeit mittels zweier Prozessoreinheiten ist z. B. in den US-PS 35 03 048, 35 62 716 und 38 64 670 beschrieben.A double computer system to improve the operational Reliability by means of two processor units is e.g. B. in US-PS 35 03 048, 35 62 716 and 38 64 670 described.

Fig. 1 zeigt in einem Blockschaltbild eine bekannte Doppelsteueranlage gemäß US-PS 38 64 670. Diese Anlage umfaßt zwei Prozessoreinheiten PC 1, PC 2, eine Doppelsteuereinheit DXC für die Überwachung des Betriebs dieser Prozessoreinheiten und mehrere Ein/Aus gabeeinheiten IO 1-IOn, die über einen Bus an die beiden Prozessoreinheiten angeschlossen sind. Fig. 1 shows a block diagram of a known dual control system according to US-PS 38 64 670. This system comprises two processor units PC 1 , PC 2 , a double control unit DXC for monitoring the operation of these processor units and several input / output units IO 1 -IOn, which are connected to the two processor units via a bus.

Die Doppelsteuereinheit DXC überwacht den Betrieb der beiden Prozessoreinheiten PC 1, PC 2, betätigt eine dieser Einheiten, während sie die andere Einheit im Be reitschaftszustand hält, und bewirkt ein Umschalten der Zuweisung des tatsächlichen Betriebs auf die andere Prozessoreinheit, wenn die bisher arbeitende Prozessor einheit ausfällt oder für Wartungsarbeiten o. dgl. aus der Anlage ausgeschaltet wird.The dual control unit DXC monitors the operation of the two processor units PC 1 , PC 2 , actuates one of these units while keeping the other unit in the standby state, and switches the assignment of the actual operation to the other processor unit if the previously operating processor unit fails or is switched off from the system for maintenance work or the like.

Die Doppelsteuereinheit DXC benutzt dabei im allgemeinen ein Rücksetzsignal der Anlage für Zeitsteuerung zum Umschalten des Betriebszustands der beiden Prozessor einheiten auf den Bereitschaftszustand.The double control unit DXC generally uses a reset signal of the system for time control Switching the operating state of the two processors units on standby.

Wenn diese Doppelrechneranlage einmal rückgesetzt wird, ist eine Bedienungs- oder Betätigungszeit für Initiali sierung vor der Rückführung nötig, was mit dem Problem verbunden ist, daß die Rechnerregelung oder -steuerung für mehrere 100 ms oder im ungünstigsten Fall sogar für mehrere Sekunden ausfällt.If this double computer system is reset, is an operating time for Initiali sation before the return, what about the problem is connected that the computer regulation or control for several 100 ms or in the worst case even for fails for several seconds.

Aus der US-PS 44 66 098 ist ein elektronisches System wie beispielsweise eine Fernsprechvermittlung bekannt, das mindestens zwei redundante Rechner umfaßt. Ein Rech ner wird im aktiven Modus betrieben, während einer oder mehrere andere Rechner in einem "hot standby"-Modus in Bereitschaft gehalten werden, um Aufgaben des aktiven Rechners zu übernehmen, falls dieser Rechner ausfallen sollte. Dafür ist mindestens eine "cross channel"-Ein heit zum Aktualisieren des Speichers des in Bereit schaft gehaltenen Rechners gemäß den im Speicher des aktiven Rechners vorgenommenen Änderungen vorgesehen. Als möglicher Bestandteil der "cross channel"-Einheit ist auch ein FIFO-Speicher erwähnt, der dergestalt ge steuert ist, daß Daten und Adressen als Antwort auf eine Busanforderung, die durch die "cross channel"-Ein heit empfangen wird und auf einen Befähigungs-Impuls, der auf Leitungen durch eine Busgewährung erzeugt wird, in ihn eingeschrieben bzw. aus ihm ausgelesen werden.From US-PS 44 66 098 is an electronic system known as a telephone exchange, which comprises at least two redundant computers. A rake ner is operated in active mode, during an or several other computers in a "hot standby" mode Willingness to be kept to tasks of active To take over the computer if these computers fail should. For this there is at least one "cross channel" one to update the memory of the in ready computer held according to the in the memory of the changes made to the active computer. As a possible part of the "cross channel" unit a FIFO memory is also mentioned, which ge controls that data and addresses in response to a bus request through the "cross channel" -A is received and on an empowerment impulse, that is generated on lines by granting a bus, be written into or read from it.

Weiterhin ist aus der US-PS 33 03 474 ein Rechner-Dop pelungssystem bekannt, das die automatische Beobachtung der Betriebszustände zweier Rechner ermöglicht und se lektiv eine Programmunterbrechung in den beiden Rech nern für den Fall auslöst, daß einer der Rechner von einem Betriebszustand in einen anderen übergeht.Furthermore, a computer Dop is from US-PS 33 03 474 pelungssystem known that the automatic observation the operating states of two computers and se selectively a program interruption in the two accounts triggers in the event that one of the computers of changes from one operating state to another.

Aufgabe der Erfindung ist damit die Schaffung einer Doppel rechneranlage mit einer Angleicheinrichtung zum Anglei chen der Inhalte von Speichern in zwei Prozessoreinhei ten zur Glättung einer Steuerungsübernahme von der einen Prozessoreinheit durch die andere Prozessorein heit in einer Doppelsteuereinheit, wobei die Kontinui tät der Steuerung verbessert werden soll, wenn die Steuerungsübernahme von der einen Prozessoreinheit durch die andere stattfindet, und der Inhalt der An gleicheinrichtung vor einem Zugriff geschützt ist, so daß die Zuverlässigkeit verbessert ist.The object of the invention is therefore to create a double computer system with an adjustment device for the anglei the contents of memories in two processor units to smooth a takeover of control from the one processor unit by the other processor unit in a double control unit, the continuity the control should be improved if the Takeover of control from one processor unit through which the other takes place, and the content of the An equal device is protected against access, so that reliability is improved.

Diese Aufgabe wird bei einer Doppelrechneranlage nach dem Oberbegriff des Patentanspruches 1 erfindungsgemäß durch die in dessen kennzeichnendem Teil enthaltenen Merkmale gelöst. This task is carried out in a double computer system the preamble of claim 1 according to the invention by those contained in its characteristic part Features solved.

Vorteilhafte Weiterbildungen der Erfindungen ergeben sich aus den Patentansprüchen 2 bis 10.Advantageous further developments of the inventions result themselves from the patent claims 2 to 10.

Die Erfindung ermöglicht eine Doppelrechneranlage, bei der der FIFO-Speicher bei einer Störung eines der an ihm angeschlossenen Rechner in besonderer Weise gegen fehlerhafte Zugriffe geschützt ist, indem eine verbes serte Doppelrechneranlage geschaffen wird, bei der ein FIFO-Speicherzugriff in Abhängigkeit von der Erfüllung bestimmter logischer Gleichungen realisiert werden kann. Damit ist ein FIFO-Speicherzugriffs-Schutz ver bessert, und es wird eine Doppelrechneranlage hoher Zu verlässigkeit realisiert.The invention enables a double computer system, at the FIFO memory in the event of a fault in one of the computer connected to him in a special way incorrect access is protected by a verbes Serte double computer system is created, in which a FIFO memory access depending on fulfillment certain logical equations can be realized can. This is a FIFO memory access protection ver improves, and it becomes a double computer system high reliability realized.

Bei der erfindungsgemäßen Doppelrechneranlage ist auch dann, wenn eine Doppelsteuereinheit und eine der Prozessor einheiten aus der Anlage ausgebaut sind, die andere Prozessoreinheit betriebsbereit.In the double computer system according to the invention, if a dual control unit and one the processor units from the system are expanded, the other Processor unit ready for operation.

Im folgenden sind bevorzugte Ausführungsformen der Er findung im Vergleich zum Stand der Technik anhand der Zeichnung näher erläutert. Es zeigtThe following are preferred embodiments of the Er Compared to the prior art based on the Drawing explained in more detail. It shows

Fig. 1 ein Blockschaltbild des Grundaufbaus einer bis herigen Doppelrechneranlage, Fig. 1 is a block diagram showing the basic configuration of a computer system to take precedence double,

Fig. 2 ein Blockschaltbild einer Anlage gemäß einer Ausführungsform der Erfindung, Fig. 2 is a block diagram of a system according to an embodiment of the invention,

Fig. 3 ein Blockschaltbild des Grundaufbaus eines Hauptteils bei einer anderen Ausführungsform der Erfindung, Fig. 3 is a block diagram showing the basic construction of a main part in another embodiment of the invention,

Fig. 4 ein Blockschaltbild der Ausführungsform nach Fig. 3, Fig. 4 is a block diagram of the embodiment of FIG. 3,

Fig. 5 ein Blockschaltbild noch einer anderen Aus führungsform der Erfindung, Fig. 5 is a block diagram of yet another imple mentation of the invention,

Fig. 6 eine graphische Darstellung zur Verdeutlichung eines Betriebsbeispiels, Fig. 6 is a graph showing an operation example,

Fig. 7 ein Blockschaltbild noch eines anderen Aus führungsbeispiels der Erfindung, Fig. 7 is a block diagram of still another from execution of the invention,

Fig. 8 eine schematische Darstellung einer Rahmenkon struktion von in einen FIFO- bzw. Chronologie-Speicher gemäß Fig. 7 geladenen Angleichsdaten, Fig. 8 is a schematic representation of a constructive Rahmenkon tion of chronology memory in a FIFO or FIG. 7 charged Angle self data,

Fig. 9 ein Ablaufdiagramm für die Ausführung einer Se quenz- oder Folgetabelle einer Prozessoreinheit bei einer Verfahrensregelung nach Fig. 7, Fig. 9 QUENCY a flow chart for the execution of a sequence table Se or a processor unit with a process control according to Fig. 7,

Fig. 10 ein Ablaufdiagramm für eine durch eine andere Prozessoreinheit gemäß Fig. 7 ausgeführte An gleichsoperation FIG. 10 is a flowchart for a matching operation carried out by another processor unit according to FIG. 7

Fig. 11 ein Blockschaltbild einer weiteren Ausführungs form der Erfindung, Fig. 11 is a block diagram of another execution of the invention,

Fig. 12 ein Schaltbild zur Darstellung eines Beispiels für die Busfunktion-Stoppeinheit nach Fig. 11, Fig. 12 is a diagram illustrating an example of the bus function stop unit of Fig. 11,

Fig. 13 eine graphische Darstellung eines von der Einheit nach Fig. 11 erzeugten Signals, Figure 13 is a graphical representation of a signal generated by the unit according to Fig. 11 signal.,

Fig. 14 ein Blockschaltbild noch einer weiteren Aus führungsform der Erfindung, Fig. 14 is a block diagram of yet another imple mentation of the invention,

Fig. 15 und 16 Zeitsteuerdiagramme zur Erläuterung des Betriebs der Anlage gemäß Fig. 14, FIGS. 15 and 16 are timing charts for explaining the operation of the system shown in FIG. 14,

Fig. 17 ein Blockschaltbild noch einer weiteren Aus führungsform der Erfindung, Fig. 17 is a block diagram of yet another imple mentation of the invention,

Fig. 18 ein Blockschaltbild noch einer weiteren Aus führungsform der Erfindung, Fig. 18 is a block diagram of yet another imple mentation of the invention,

Fig. 19 eine graphische Signaldarstellung für Signalpegel in jedem Zustand, Fig. 19 is a graphical representation of signal for signal levels in each state,

Fig. 20 ein Blockschaltbild noch einer weiteren Aus führungsform der Erfindung, Fig. 20 is a block diagram of yet another imple mentation of the invention,

Fig. 21 ein grundsätzliches Blockschaltbild zur Dar stellung eines Beispiels für den Betriebszu stand bei der Anlage nach Fig. 20, Fig. 21 is a basic block diagram of an example of the position Dar Betriebszu stood in the plant according to Fig. 20,

Fig. 22 ein Blockschaltbild zur Darstellung eines Bei spiels für den Aufbau der erfin dungsgemäßen Anlage, Fig. 22 is a block diagram illustrating of an example of for the construction of plant OF INVENTION to the invention,

Fig. 23 ein Blockschaltbild des Innenaufbaus einer Ver schachtelungs- bzw. Schachtelsammeleinheit gemäß Fig. 22 und Fig. 23 is a block diagram of the internal structure of a Ver schachtelungs- or box collection unit according to Fig. 22 and

Fig. 24 ein Zeitsteuerdiagramm eines Beispiels für den Betrieb der Schachtelsammeleinheit. Fig. 24 is a timing chart of an example of the operation of the box collecting unit.

Die in Fig. 2 dargestellte Ausführungsform enthält zwei Prozessoreinheiten PC 1, PC 2 und eine Doppelsteuereinheit DXC, welche von den beiden Prozessoreinheiten PC 1, PC 2 erzeugte Signale STSL, STSR zur Anzeige der Betriebszu stände überwacht, die eine Prozessoreinheit betätigt, während die andere Prozessoreinheit auf Bereitschaft bleibt, und zwei Steuersignale DCSL, DCSR erzeugt, um eine Zuweisung des tatsächlichen Betriebs auf die andere Prozessoreinheit umzuschalten, wenn die tatsächlich arbeitende Prozessoreinheit ausfällt oder für Wartungsarbeiten o. dgl. aus der Anlage ausgeschaltet bzw. getrennt wird.The embodiment shown in FIG. 2 contains two processor units PC 1 , PC 2 and a double control unit DXC, which monitors signals STSL, STSR generated by the two processor units PC 1 , PC 2 to display the operating states that one processor unit actuates while the other Processor unit remains on standby, and two control signals DCSL, DCSR are generated in order to switch an assignment of the actual operation to the other processor unit if the actually operating processor unit fails or is switched off or disconnected from the system for maintenance work or the like.

Erste Busse BS 1L, BS 1R dienen zur Verbindung der Doppel steuereinheit DXC und der beiden Prozessoreinheiten PC 1, PC 2 und zur gegenseitigen Übertragung von Angleichsdaten basen. First buses BS 1 L, BS 1 R serve to connect the double control unit DXC and the two processor units PC 1 , PC 2 and for the mutual transmission of adjustment data bases.

Ein/Ausgabeeinheiten IO 1-IOn variieren im Typ je nach der Eingabe von Signalen vom Prozeß sowie der Ausgabe von Signalen vom Prozeß und besitzen eine Daten-Übertra gungsfunktion zum Übertragen von Signalen zu einer an deren Anlage und dgl.Input / output units IO 1 -IOn vary in type depending on the input of signals from the process and the output of signals from the process and have a data transfer function for transferring signals to another system and the like.

Ein zweiter Bus BS 2, über den Daten zwischen den Pro zessoreinheiten PC 1, PC 2 und den Ein/Ausgabeeinheiten IO 1-IOn ausgetauscht werden, dient zur Verbindung die ser beiden Einheitsarten. Der zweite Bus BS 2 verwendet einen Standardbus für die Verbindung verschiedener, noch zu entwickelnder Ein/Ausgabeeinheiten und bereits einge führter derartiger Einheiten.A second bus BS 2 , via which data is exchanged between the processor units PC 1 , PC 2 and the input / output units IO 1 -IOn, serves to connect these two types of unit. The second bus BS 2 uses a standard bus for the connection of various input / output units that are still to be developed and those that have already been introduced.

Die Doppelsteuereinheit DXC enthält eine Überwachungsein heit 11 zum Überwachen der die Betriebszustände anzeigen den, durch die beiden Prozessoreinheiten PC 1, PC 2 er zeugten Signale STSL, STSR und eine Datenbasis-Angleichs einheit zum Ausgleichen oder Angleichen einer Datenbasis für die in Betrieb befindliche Prozessorein heit und einer Datenbasis für die im Bereitschaftszustand befindliche Prozessoreinheit. Zwei unabhängige Unterbre chungseinheiten 12 L, 12 R dienen zum Anzeigen des Umschal tens der Hauptanlage und der Hilfs- oder Nebenanlage auf die beiden Prozessoreinheiten PC 1, PC 2 in Übereinstimmung mit Unterbrechungssignalen INTL bzw. INTR; sie sind mit Halteeinrichtungen, wie Registern und dgl., ausgelegt und zwischen dem ersten Bus BS 1 und einem internen Bus iDBUS angeordnet.The double control unit DXC contains a monitoring unit 11 for monitoring the operating states, the signals generated by the two processor units PC 1 , PC 2, he signals STSL, STSR and a database adjustment unit for equalizing or adjusting a database for the processor unit in operation and a database for the processor unit which is in the standby state. Two independent interruption units 12 L, 12 R are used to indicate the switching of the main system and the auxiliary or secondary system to the two processor units PC 1 , PC 2 in accordance with interrupt signals INTL and INTR; they are designed with holding devices such as registers and the like, and are arranged between the first bus BS 1 and an internal bus iDBUS.

Im folgenden ist die Arbeitsweise der beschriebenen Anlage erläutert.The following is the operation of the system described explained.

Im Normalbetrieb liefern die Prozessoreinheiten PC 1, PC 2 Zustands- oder Statussignale STSL, STSR zur Doppelsteuereinheit DXC, die sodann diese Signale überwacht, um zu entscheiden, welche Prozessoreinheit im Betriebszustand oder im Bereitschaftszustand gehalten wer den soll, und dementsprechend die beiden oder Doppel-Steuer signale DCSL, DCSR erzeugt.In normal operation, the processor units PC 1 , PC 2 supply status or status signals STSL, STSR to the double control unit DXC, which then monitors these signals in order to decide which processor unit is to be kept in the operating state or in the standby state, and accordingly the two or double Control signals DCSL, DCSR generated.

Eine nötige Datenbasis und Programme werden zum Zeitpunkt der Initialisierung von einem Hilfsrechner über die Ein/Aus gabeeinheit mit einer Verbindungsfunktion und den zweiten Bus BS 2 in nicht dargestellte Speicher in den Prozessor einheiten PC 1, PC 2 geladen.A necessary database and programs are loaded at the time of initialization from an auxiliary computer via the input / output unit with a connection function and the second bus BS 2 into memory (not shown) in the processor units PC 1 , PC 2 .

Im Betriebszustand wird ein Speicherinhalt in der tat sächlich arbeitenden Prozessoreinheit fortlaufend kopiert und in einem Speicher der Prozessoreinheit auf der Bereit schaftsseite über den ersten Bus BS 1 entsprechend dem Betrieb der Angleichseinheit in der Doppelsteuereinheit DXC aktualisiert.In the operating state, a memory content in the actually working processor unit is continuously copied and updated in a memory of the processor unit on the standby side via the first bus BS 1 in accordance with the operation of the matching unit in the double control unit DXC.

Die arbeitende Prozessoreinheit tauscht sodann Daten mit jeder Ein/Ausgabeeinheit IO über den zweiten Bus BS 2 aus, um damit eine vorbestimmte Steuerung bzw. Regelung und dgl. auszuführen.The working processor unit then exchanges data with each input / output unit IO via the second bus BS 2 in order to carry out predetermined control and the like.

Wenn unter diesen Bedingungen eine Störung oder ein Aus fall an der arbeitenden Prozessoreinheit auftritt, wird dies durch die Überwachungseinheit in der Doppelsteuer einheit DXC erfaßt; wenn in diesem Fall eine Steuerungs übertragung oder -übernahme nötig ist, werden die beiden Steuersignale DCSL, DCSR entsprechend umgeschaltet. Gleichzeitig damit wird ein Unterbrechungsfaktor zum internen Bus iDBUS ausgegeben, wobei interne Unterbrechungssignale iINTL, iINTR aktiviert werden und der Unterbrechungsfaktor in Unterbrechungsein heiten 12 L, 12 R erhalten bleibt. Letztere liefern sodann Unterbrechungssignale INTL, INTR zu den beiden Prozessor einheiten PC 1, PC 2. If a malfunction or a failure occurs on the working processor unit under these conditions, this is detected by the monitoring unit in the double control unit DXC; if a control transfer or takeover is necessary in this case, the two control signals DCSL, DCSR are switched over accordingly. At the same time, an interruption factor is output to the internal bus iDBUS, internal interruption signals iINTL, iINTR being activated and the interruption factor in interruption units 12 L, 12 R being retained. The latter then deliver interrupt signals INTL, INTR to the two processor units PC 1 , PC 2 .

Bei Eingang der Unterbrechungssignale INTL, INTR analysieren die beiden Prozessoreinheiten PC 1, PC 2 den über den ersten Bus BS 1 gelieferten Unterbrechungsfaktor, und wenn dieser als Doppelumschaltunterbrechung erkannt wird, erfolgt die Steuerungsübertragung entsprechend den bei den bereits erzeugten Steuersignalen DCSL, DCSR, wodurch der Unterbrechungsfaktor gelöscht wird.When the interrupt signals INTL, INTR are received, the two processor units PC 1 , PC 2 analyze the interruption factor supplied via the first bus BS 1 , and if this is recognized as a double switchover interruption, the control transfer takes place in accordance with the control signals DCSL, DCSR already generated, which means that Interruption factor is deleted.

Eine Reihe der beschriebenen Operationen kann innerhalb einer kurzen Zeitspanne von mehreren 10 µs bis zu mehreren 100 µs aufgrund der Anordnung der Unterrbrechungseinheiten 12 L, 12 R ausgeführt werden.A number of the operations described can be carried out within a short period of time from several 10 microseconds to several 100 microseconds due to the arrangement of the interrupt units 12 L, 12 R.

Durch diese Steuerungsübertragung wird die bisher im Be reitschaftszustand befindliche Prozessoreinheit für die Übernahme des Betriebs umgeschaltet. Diese Steuerbetriebs umschaltung erfolgt dabei übergangsfrei, weil der Spei cherinhalt der Bereitschafts-Prozessoreinheit so aktuali siert ist, daß er jederzeit dem Speicherinhalt der an deren Prozessoreinheit gleich ist.Through this control transfer the previously in Be processor state for the Switchover to operation switched. This tax operation Switching takes place without transition because the memory Contents of the standby processor unit so updated is that it is always the memory content of the whose processor unit is the same.

Im Zusammenhang mit der beschriebenen Ausführungsform ist beispielhaft eine Konstruktion erläutert worden, bei welcher der zweite Bus BS 2 zweigeteilt oder doppelt vor handen ist; wahlweise kann jedoch auch ein Bus-Schalter zwischen die Ein/Ausgabeeinheiten IO 1-IOn eingeschaltet sein.In connection with the described embodiment, a construction has been explained by way of example in which the second bus BS 2 is divided into two or two; however, a bus switch between the input / output units IO 1 -IOn can optionally be switched on.

Bei der beschriebenen Anlage ist in der Doppelsteuerein heit die Unterbrechungseinheit durch von den Prozessoreinheiten un abhängige Hardware realisiert; die Anordnung kann somit als Doppelsteuersystem wirken, bei dem die Zeit für die Steuerungsübertragung verkürzt sein und ein Aussetzen der Steuerung oder Regelung vermieden werden kann. In the system described is double tax unit is interrupted by the processor units dependent hardware implemented; the arrangement can thus act as a double tax system in which the time for the Control transfer be shortened and an interruption the control or regulation can be avoided.

Fig. 3 zeigt einen Hauptteil einer anderen Ausführungs form der Doppelrechneranlage unter Verwendung eines FIFO-Speichers als Einrichtung zum An gleichen der Speicherinhalte in den beiden Prozessorein heiten. Fig. 3 shows a main part of another embodiment of the dual computer system using a FIFO memory as a device for equalizing the memory contents in the two processor units.

Bei dieser Anlage werden Daten eines Speichers in der ar beitenden Prozessoreinheit entsprechend einer Einschreib operation von der arbeitenden Prozessoreinheit in den FIFO-Speicher, als Angleicheinrichtung, eingeschrieben, wobei der Inhalt entsprechend einer Leseoperation von der Bereitschafts-Prozessoreinheit ausgelesen und in einen Speicher dieser Prozessoreinheit eingeschrieben oder ein gelesen wird.In this system, data from a memory in the ar processing unit according to a registered mail operation from the working processor unit in the FIFO memory, written as an adjustment device, the content corresponding to a read operation from the Readiness processor unit read out and into one Memory of this processor unit written or a is read.

Wie erwähnt, dient der FIFO-Speicher als Angleicheinrich tung für den Speicherinhalt; wenn der einmal in den FIFO- Speicher geladene Speicherinhalt durch z. B. unbefugte Operation der arbeitenden Prozessoreinheit zerstört wird, wird er direkt von der Prozessoreinheit auf der Bereitschaftsseite übernommen, um einen Zusammenbruch zu vermeiden.As mentioned, the FIFO memory serves as an alignment device device for memory content; once in the FIFO Memory loaded memory content by z. B. unauthorized Operation of the processing processor unit destroyed is, it is directly from the processor unit on the Standby page taken to cause a breakdown avoid.

Zur Vermeidung eines solchen Fehlers überwacht diese Aus führungsform einen Lese/Einschreibzugriff von der Be triebsseite zum FIFO-Speicher und einen Lese/Einschreib zugriff von der Bereitschaftsseite zwecks Sperrung eines verbotenen Zugriffs von der FIFO-Operation, wodurch die Zuverlässigkeit der Anlage verbessert wird.To avoid such an error, this monitors off a read / write access from the Be drive side to the FIFO memory and a read / write Access from the standby side to block a prohibited access from the FIFO operation, causing the Reliability of the system is improved.

Die Doppelsteuereinheit DXC gemäß Fig. 3 umfaßt einen FIFO-Speicher 111 und eine FIFO-Steuer einheit 112 zur Steuerung von shift-in SI (Rückschalten) und shift-out SO (Umschalten) des FIFO-Speichers 111. The dual control unit DXC of Fig. 3 includes a FIFO memory 111 and a FIFO control unit 112 for controlling shift-in SI (switching back) and shift-out SO (switching) of the FIFO memory 111.

Die FIFO-Steuereinheit 112 gibt ein Lese/Einschreibsignal WR 1, ein Steuervereinbarungssignal CTL und ein Doppel steuersignal DCS, die von den beiden Prozessoreinheiten PC 1, PC 2 und der Doppelsteuereinheit DXC erzeugt werden, ein, und sie steuert shift-in SI und shift-out SO ent sprechend einem logischen Pegel jedes Signals und sperrt zum Schutze einen Zugriff zum FIFO-Speicher, außer wenn ein solcher nötig ist.The FIFO control unit 112 inputs a read / write signal WR 1 , a control agreement signal CTL and a double control signal DCS, which are generated by the two processor units PC 1 , PC 2 and the double control unit DXC, and controls shift-in SI and shift -out SO corresponds to a logical level of each signal and blocks access to the FIFO memory for protection, unless such is necessary.

Fig. 4 veranschaulicht ein Beispiel für die Ausführungs form nach Fig. 3. Die Prozessoreinheiten PC 1, PC 2 enthal ten dabei jeweils einen Prozessor bzw. eine Zentralein heit CPU und einen Hauptspeicher MMU. Die Doppelsteuer einheit DXC enthält eine Überwachungseinheit 110 zum Über wachen der von jeder Prozessoreinheit gelieferten, die augenblicklichen Betriebszustände angebenden Signale RDY 1, RDY 2 und zum Entscheiden, welche Prozessoreinheit ein Steuerrecht erhält, woraus zwei Steuersignale DCS(L), DCS(R) zur Anzeige, welche Seite das Steuerrecht erhält, erzeugt werden. Fig. 4 illustrates an example of the embodiment according to Fig. 3. The processor units PC 1 , PC 2 each contain a processor or a central unit CPU and a main memory MMU. The dual control unit DXC contains a monitoring unit 110 for monitoring the signals RDY 1 , RDY 2 provided by each processor unit, which indicate the current operating states, and for deciding which processor unit receives a control right, from which two control signals DCS (L), DCS (R) Display which side receives the tax law.

Die FIFO-Steuereinheit 112 gibt die beiden Steuersignale DCS(L), DCS(R), Lese/Einschreibsignale WRI(L), WRI(R) von den beiden Prozessoreinheiten PC 1, PC 2 und Steuerverein barungssignale CTL(L), CTL(R) ein und steuert shift-in SI und shift-out SO des FIFO-Speichers 111 nach folgenden logischen Gleichungen (1) und (2):The FIFO control unit 112 outputs the two control signals DCS (L), DCS (R), read / write signals WRI (L), WRI (R) from the two processor units PC 1 , PC 2 and control agreement signals CTL (L), CTL ( R) and controls shift-in SI and shift-out SO of FIFO memory 111 according to the following logical equations (1) and (2):

SI = WRI_L · CTL_L · DCS_L + WRI_R · CTL_R · DCS_R (1)SI = WRI _L · CTL _L · DCS _L + WRI _R · CTL _R · DCS _R (1)

SO = · + · (2)SO = · + · (2)

Darin bedeuten:
WRI ein externes Lese/Einschreibsignal, das zum Zeitpunkt des Einschreibens zugewiesen ist wobei "L" und "R" in jedem Signal für "von der linken Prozessoreinheit" bzw. "von der rechten Prozessoreinheit" stehen,
CTL ein Steuervereinbarungssignal, das von der tatsächlich arbeitenden Prozessoreinheit zugewiesen wird, und
DCS ein Doppelsteuersignal (DCS) der Prozessoreinheit an einer der Seiten, um ein durch die Doppelsteuereinheit zugewiesenes Steuerrungsrecht zu liefern.Where:
WRI is an external read / write signal assigned at the time of writing where "L" and "R" in each signal stand for "from the left processor unit" and "from the right processor unit",
CTL a control agreement signal assigned by the processor unit actually operating, and
DCS a double control signal (DCS) of the processor unit on one of the sides to provide a control right assigned by the double control unit.

Wenn bei der beschriebenen Anlage der FIFO-Speicher 111 die obigen logischen Gleichungen von der FIFO-Steuerein heit 112 erfüllt, werden shift-in SI und shift-out SO ge steuert und können in den Speicher 111 Daten eingeschrie ben und aus ihm ausgelesen werden, während ein anderwei tiger Zugriff zu diesem Speicher 111 gesperrt ist, so daß Daten geschützt werden können.If, in the system described, the FIFO memory 111 fulfills the above logical equations from the FIFO control unit 112 , shift-in SI and shift-out SO are controlled and data can be written into and read from the memory 111 , while other access to this memory 111 is blocked so that data can be protected.

Obgleich bei der beschriebenen Ausführungsform ein Zu griff von den beiden Prozessoreinheiten vorausgesetzt ist, kann die Doppelsteuereinheit DXC selbst einen an deren Aufbau für Zugriff aufweisen.Although a Zu in the described embodiment attacked provided the two processor units is, the double control unit DXC itself one have their structure for access.

Bei der den FIFO-Speicher als Angleicheinrichtung ver wendenden, beschriebenen Anlage erfolgt ein FIFO-Speicher zugriff in Abhängigkeit von der Erfüllung der vorbe stimmten logischen Gleichungen, so daß damit ein FIFO- Speicherzugriffsschutz verbessert ist und eine Doppel steueranlage hoher Zuverlässigkeit realisiert werden kann.When ver the FIFO memory as an alignment device The described system uses a FIFO memory access depending on the fulfillment of the prep agreed logical equations, so that a FIFO Memory access protection is improved and a double control system of high reliability can be realized.

Fig. 5 zeigt eine weiter verbesserte Ausführungsform der Erfindung. Wenn gemäß Fig. 4 ein FIFO-Speicher als An gleicheinrichtung für den Speicherinhalt eingesetzt wird, erfolgt die Datenauslesung aus dem FIFO-Speicher an der Bereitschaftsseite langsam im Vergleich zur Datenein schreibung in den FIFO-Speicher an der tatsächlich in Be trieb befindlichen oder den Betrieb übernehmenden Seite; in diesem Fall ist eine genaue Datenübertragung schwierig sicherzustellen. Die vorliegende Ausführungsform ist dies bezüglich verbessert, um eine genaue Datenübertragung am FIFO-Speicher zu realisieren. Fig. 5 shows a further improved embodiment of the invention. If according to FIG. 4, a FIFO memory and at the same device is used for the memory contents, the data readout from the FIFO memory is carried out on the standby side slow compared to the data input letters in the FIFO memory to the actual operating in Be located or operation acquiring side; in this case, accurate data transmission is difficult to ensure. This is improved in the present embodiment in order to realize an accurate data transmission in the FIFO memory.

Gemäß Fig. 5 liefert eine Unterbrechungssteuereinheit 113 ein Unterbrechungssignal zu den beiden Prozessoreinheiten abhängig von einem logischen Pegel von Signalen, wie von den beiden Prozessoreinheiten PC 1, PC 2 erzeugtes Zugriffssignal, ein einen Leerzustand eines Ladedatenvolumens angebendes Signal EMPY und ein einen Halbvollzustand des Ladedatenvolumens angebendes Signal HFUL, die vom FIFO-Speicher 111 erzeugt werden, ein shift-out Signal SO, ein shift-in Signal SI und dgl.; damit wird die Prozessoreinheitseite von einer Unterbrechung abgehalten, um eine Priorität der Datenaus lesung abzuheben.According to Fig. 5 113 supplies an interrupt controller, an interrupt signal to the two processor units depending on a logic level of signals from the two processor units PC1, PC2 generated access signal, an empty state of a charging data volume signal indicative EMPY and a half full state of the charging volume of data indicative of HFUL signal generated by FIFO memory 111 , a shift-out signal SO, a shift-in signal SI and the like; the processor unit side is thus prevented from an interruption in order to raise a priority of the data reading.

Die Unterbrechungssteuereinheit 113 in der Doppelsteuer einheit DXC erzeugt Unterbrechungssignale FINT(L), FINT(R) für Anzeige einer Unterbrechung zum Anheben (to exalt) einer Priorität der Datenauslesung zu den beiden Pro zessoreinheiten PC 1, PC 2 gemäß den folgenden logischen Gleichungen (3) und (4):The interrupt control unit 113 in the double control unit DXC generates interrupt signals FINT (L), FINT (R) for indicating an interrupt to raise (to exalt) a priority of the data reading to the two processor units PC 1 , PC 2 according to the following logical equations (3 ) and (4):

FINT_L = ACC_R · SI · HFUL · IF_L + · FIN_L + · FIN_L (3)FINT _L = ACC _R · SI · HFUL · IF _L + · FIN _L + · FIN _L (3)

FIN_L = FINT_L FIN _L = FINT _L

FINT_R = ACC_L · SI · HFUL · IF_R + · FIN_R + · FIN_R (4)FINT _R = ACC _L · SI · HFUL · IF _R + · FIN _R + · FIN _R (4)

FIN_R = FINT_R
IF_L = ( · IF_L + SO · ACC_L · EMPY)
IF_R = ( · IF_R + SO · ACC_R · EMPY)FIN _R = FINT _R
IF _L = (IF _L + SO ACC _L EMPY)
IF _R = (· IF SO + _R · _R · ACC EMPY)

Darin bedeuten:
ACC ein Zugriffssignal zur Unterbrechungssteuerein heit (wobei "L" und "R" für "von der linken Prozessoreinheit" bzw. "von der rechten Prozessor einheit" stehen),
SO ein shift-out-Signal des FIFO-Speichers,
SI ein shift-in-Signal des FIFO-Speichers,
HFUL ein Halbvollsignal, das erzeugt wird, wenn das halbe Datenvolumen in den FIFO-Speicher geladen ist,
EMPY ein Leersignal, das erzeugt wird, wenn der FIFO- Speicher leer wird,
FINT_L ein zur linken Prozessoreinheit geliefertes Un terbrechungssignal,
FINT_R ein zur rechten Prozessoreinheit geliefertes Un terbrechungssignal,
IRST ein Rücksetzsignal für die Unterbrechungssignale FINT_L, FINT_R, von der rechten oder linken Prozessoreinheit geliefert, wenn das Zugriffs signal zugewiesen ist.Where:
ACC an access signal to the interrupt control unit (where "L" and "R" stand for "from the left processor unit" and "from the right processor unit", respectively),
SO a shift-out signal of the FIFO memory,
SI a shift-in signal of the FIFO memory,
HFUL a half full signal which is generated when half the data volume is loaded into the FIFO memory,
EMPY an empty signal which is generated when the FIFO memory becomes empty,
FINT _L an interruption signal delivered to the left processor unit,
FINT _R an interrupt signal delivered to the right processor unit,
IRST a reset signal for the interrupt signals FINT _L , FINT _R , supplied by the right or left processor unit when the access signal is assigned.

Fig. 6 veranschaulicht graphisch ein Operationsbeispiel für die beschriebene Anlage, wobei eine Zahl von den in FIFO-Speicher geladenen äquivalenten Daten auf der X-Achse und die Zeit auf der Y-Achse aufgetragen sind. FIG. 6 graphically illustrates an example of operation for the system described, wherein a number of the equivalent data loaded in FIFO memory are plotted on the X axis and the time on the Y axis.

Es sei angenommen, daß die linke Prozessoreinheit tat sächlich arbeitet und die rechte Prozessoreinheit in Bereitschaft steht. Wenn die Dateneinschreibung in den FIFO-Speicher von der arbeitenden Prozessoreinheit PC 1 häufiger stattfindet als die Datenauslesung durch die Bereitschafts-Prozessoreinheit PC 2, vergrößert sich - wie dargestellt - die geladene Zahl der Daten allmählich, bis sie nach gewisser Zeit das halbe Gesamtvolumen er reicht. Daraufhin liefert der FIFO-Speicher 111 das Halb vollsignal HFUL, nach dessen Eingang die Unterbrechungs steuereinheit 2 (113) das Unterbrechungssignal FINT_R bzw. FINT(R) gemäß obiger Gleichung (4) erzeugt. Nach Erfassung des Unterbrechungssignals setzt die Bereitschafts-Pro zessoreinheit PC 2 das Unterbrechungssignal FINT(R) auf das Rücksetzsignal IRTS zurück, und sie erhöht eine Priorität der Datenauslesung aus dem FIFO-Speicher 111. Infolgedessen nimmt die in den FIFO-Speicher 111 geladene Datenzahl allmählich ab. Wenn sich hierbei eine Datenauslese geschwindigkeit von der arbeitenden Pro zessoreinheit PC 1 und eine solche von der Bereitschafts- Prozessoreinheit PC 2 wieder merklich bzw. geringfügig ändern, schwankt das in den FIFO-Speicher 111 geladene Datenvolumen um die Grenzlinie des Halbvollzustands herum, wie dies im Abschnitt (A) in Fig. 6 gezeigt ist. Das Leer signal EMPY ist in diesem Zustand jedoch noch nicht be stätigt worden, so daß das Unterbrechungssignal INT_R nach Gleichung (4) nicht erzeugt wird.It is assumed that the left processor unit is actually working and the right processor unit is on standby. If the data is written into the FIFO memory by the working processor unit PC 1 more frequently than the data read out by the standby processor unit PC 2 , the number of data loaded increases gradually, as shown, until after a certain time it reaches half the total volume . Thereupon, the FIFO memory 111 supplies the half-full signal HFUL, after the input of which the interrupt control unit 2 ( 113 ) generates the interrupt signal FINT _R or FINT (R) according to equation (4) above. After detection of the interrupt signal, the standby processor unit PC 2 resets the interrupt signal FINT (R) to the reset signal IRTS, and it increases a priority of data reading from the FIFO memory 111 . As a result, the number of data loaded into the FIFO memory 111 gradually decreases. If a data read-out speed from the working processor unit PC 1 and such from the standby processor unit PC 2 change again noticeably or slightly, the data volume loaded into the FIFO memory 111 fluctuates around the boundary line of the half-full state, as is shown in FIG Section (A) is shown in Fig. 6. The empty signal EMPY has not yet been confirmed in this state, so that the interrupt signal INT _R according to equation (4) is not generated.

Die Datenausleseoperation der Prozessoreinheit PC 2 an der Bereitschaftsseite aus dem FIFO-Speicher erfolgt schnell, und die geladenen Daten nehmen daher ab; wenn der Spei cher in gegebener Zeit leer wird, wird das Leer signal EMPY bestätigt. Anschließend nimmt die Zahl der in den FIFO-Speicher 111 geladenen Daten - wie im Abschnitt (B) in Fig. 6 gezeigt - zu, und wenn er den Halbvollzustand erreicht, wird das Unterbrechungssignal INT_R nach Gleichung (4) geliefert, wodurch eine Priorität für Datenauslesung für die Bereitschafts-Prozessoreinheit PC 2 erhöht wird.The data read-out operation of the processor unit PC 2 on the standby side from the FIFO memory takes place quickly, and the loaded data therefore decrease; if the memory becomes empty in a given time, the empty signal EMPY is confirmed. Then, as shown in section (B) in Fig. 6, the number of data loaded into the FIFO memory 111 increases, and when it reaches the half-full state, the interrupt signal INT _{R is} supplied according to equation (4), thereby giving priority for data readout for the standby processor unit PC 2 is increased.

Fig. 7 zeigt noch eine andere Ausführungsform der Erfin dung, wobei die Prozessoreinheiten jeweils so ausgelegt sind, daß zum Zeitpunkt der Steuerungsübertragung von der einen Prozessoreinheit auf die andere kontrolliert wird, wie weit der tatsächliche Betrieb ausgeführt worden ist, und der tatsächliche Betrieb bei der Übertragung oder Übernahme der Steuerung fortlaufend durchgeführt wird. Fig. 7 shows still another embodiment of the inven tion, wherein the processor units are each designed so that at the time of control transfer from one processor unit to the other is checked how far the actual operation has been carried out and the actual operation at Transfer or takeover of control is carried out continuously.

Die Prozessoreinheiten PC 1, PC 2 enthalten jeweils eine Zentraleinheit (CPU) 31 bzw. 41 und einen Hauptspeicher (MMU) 32 bzw. 42, wobei in letzteren verschiedene Da tenbasen, ein Steuerprogramm, ein Angleichanforderungs programm, das bei Anforderung vom Steuerprogramm akti viert wird, und andere geladen bzw. gespeichert sind.The processor units PC 1 , PC 2 each contain a central processing unit (CPU) 31 or 41 and a main memory (MMU) 32 or 42 , the latter having different databases, a control program, a matching request program which activates when requested by the control program and others are loaded or saved.

Mit 33, 43 sind Markierungsladeeinheiten zum Laden einer Start- und einer Endmarkierung im FIFO-Speicher 111 inner halb der Doppelsteuereinheit DXC zu den Zeitpunkten be zeichnet, zu denen der tatsächliche Betrieb einsetzt und endet. Endmarkierungs-Detektoreinheiten 33, 43 detektie ren, ob die Endmarkierung in den aus dem FIFO-Speicher 111 ausgelesenen Daten vorhanden ist oder nicht. Daten ladeeinheiten 35, 45 dienen zum Laden von Daten von der Startmarkierung bis zur Endmarkierung in den Hauptspei chern (MMU) 32 bzw. 42 bei Erfassung der Endmarkierung. 33, 43 are mark loading units for loading a start and an end mark in the FIFO memory 111 within the double control unit DXC at the times when the actual operation starts and ends. End mark detector units 33, 43 detect whether the end mark is present in the data read out from the FIFO memory 111 or not. Data loading units 35, 45 are used to load data from the start marker to the end marker in the main memory (MMU) 32 and 42 when the end marker is detected.

Im folgenden ist die Arbeitsweise dieser Anlage beschrie ben.The operation of this system is described below ben.

Es sei angenommen, daß die Prozessoreinheit PC 1 tatsäch lich arbeitet und sich die Prozessoreinheit PC 2 im Be reitschaftszustand befindet. Die Prozessoreinheit PC 1 führt z. B. eine Regelung und eine Folge steuerung nach Maßgabe des Steuerprogramms aus, und sie aktualisiert eine Datenbasis im Hauptspeicher 32. Damit der Speicherinhalt der Bereitschafts-Prozessoreinheit PC 2 wie erforderlich, an die aktualisierten Daten angeglichen werden kann, wird ein äquivalenter bzw. Äquivalentdaten rahmen nach Maßgabe einer Anforderung vom Angleichanforde rungsprogramm bereitet und in den FIFO-Speicher 111 in der Doppelsteuereinheit DXC geladen.It is assumed that the processor unit PC 1 actually works and the processor unit PC 2 is in the ready state. The processor unit PC 1 performs z. B. a control and a follow-up control in accordance with the control program, and it updates a database in the main memory 32nd So that the memory content of the standby processor unit PC 2 can be matched to the updated data as required, an equivalent or equivalent data frame is prepared in accordance with a request from the matching program and loaded into the FIFO memory 111 in the dual control unit DXC.

Hierbei lädt die Markierungslade- oder -einsetzeinheit 33 eine Start- und eine Endmarkierung zu den Zeitpunkten, zu denen der eigentliche Betrieb einsetzt bzw. endet. Falls nämlich die Prozessoreinheit PC 1 z. B. zur Steuerung mehrerer Regelschleifen arbeitet, werden die Start- und Endmarkierungen zu den Zeitpunkten ge laden, zu denen die Steuerung einer Regelschleife beginnt bzw. endet. Im Fall einer Folgesteuerung nach Maßgabe mehrerer Sequenz- oder Folgetabellen werden die Start- und Endmarkierungen gesetzt, sooft eine Folgetabelle manipuliert wird.Here, the marker loading or inserting unit 33 loads a start and an end marker at the times when the actual operation starts or ends. If namely the processor unit PC 1 z. B. works to control several control loops, the start and end markings are loaded at the times when the control of a control loop begins or ends. In the case of a sequence control according to several sequence or sequence tables, the start and end markings are set as often as a sequence table is manipulated.

Fig. 8 veranschaulicht schematisch ein Beispiel für die in den FIFO-Speicher 111 geladenen Äquivalentdaten. Fig. 8 illustrates schematically an example of the data loaded into the FIFO memory 111 equivalent data.

Der Äquivalentdatenrahmen besteht aus einer Startmarkie rung 61, einer Einschreibadresse 62 eines Speichers der Bereitschafts-Prozessoreinheit, einer Anzahl aktualisierter Daten 63 und einer Endmarkierung 64.The equivalent data frame consists of a start marker 61 , a write-in address 62 of a memory of the standby processor unit, a number of updated data 63 and an end marker 64 .

Die Bereitschafts-Prozessoreinheit PC 2 liest Daten aus dem Speicher 111 aus und lädt diese in ihren eigenen Speicher 42.The standby processor unit PC 2 reads out data from the memory 111 and loads it into its own memory 42 .

Für das Laden in den Speicher 42 detektiert hierbei die Endmarkierungs-Detektoreinheit 44, ob die Endmarkierung in den aus dem FIFO-Speicher 111 ausgelesenen Daten vor handen ist oder nicht; ist dies der Fall, so werden zwi schen der Startmarkierung 61 und der Endmarkierung 64 be findliche Daten 63 an der durch 62 bezeichneten Adresse geladen. Wenn die Endmarkierung nicht erfaßt wird, er folgt kein Laden.For loading into the memory 42, the end mark detector unit 44 detects whether the end mark is present in the data read from the FIFO memory 111 or not; if this is the case, sensitive data 63 is loaded between the start marker 61 and the end marker 64 at the address denoted by 62 . If the end mark is not detected, no loading will follow.

Fig. 9 ist ein Ablaufdiagramm für die arbeitende Prozessor einheit PC 1 bei der Ausführung z. B. einer Folgetabellen verarbeitung in einer Verfahrens- oder Prozeßregelung. Fig. 9 is a flowchart for the working processor unit PC 1 when z. B. a follow-up table processing in a process or process control.

Bei der Folgeverarbeitung werden vor der Manipulation einer Folgetabelle eine vorgesetzte Startmarkie rung und eine Tabellenadresse i in den FIFO-Speicher 111 der Doppelsteuereinheit DXC geladen. Bei einer Tabellen abarbeitung werden eine Datenbasis des Speichers 32 der arbeitenden Prozessoreinheit PC 1 aktualisiert und eine Adresse für anzugleichende Daten sowie die Daten in den Speicher 111 geladen. Die Endmarkierung wird in den Speicher 111 nach erfolgter Tabellenverarbei tung oder -abarbeitung geladen.In subsequent processing, a set start marker and a table address i are loaded into the FIFO memory 111 of the double control unit DXC before the manipulation of a subsequent table. In the case of a table processing, a database of the memory 32 of the working processor unit PC 1 is updated and an address for data to be adjusted and the data are loaded into the memory 111 . The end marker is loaded into memory 111 after table processing or processing.

Fig. 10 zeigt in einem Ablaufdiagramm die Operation der Bereitschafts-Prozessoreinheit PC 2 für Angleichung. Fig. 10 shows in a flowchart the operation of the standby processor unit PC 2 for alignment.

Diese Prozessoreinheit PC 2 liest Daten aus dem FIFO- Speicher 111 aus, detektiert, ob in den Daten eine End markierung vorliegt oder nicht, und lädt - wenn die End markierung festgestellt wird - Daten zwischen der Start markierung und der Endmarkierung in den Speicher 42, um damit die Angleichung durchzuführen.This processor unit PC 2 reads data from the FIFO memory 111 , detects whether there is an end mark in the data or not, and loads - if the end mark is determined - data between the start mark and the end mark into the memory 42 , to carry out the adjustment.

Bei Durchführung der obigen Operation vollständig für alle Tabellen werden aktualisierte Daten in der Bereit schafts-Prozessoreinheit bzw. arbeitenden Prozessorein heit PC 1 aufeinanderfolgend an einer bezeichneten Adresse des Speichers 42 der Bereitschafts-Prozessoreinheit PC 2 über den FIFO-Speicher 111 geladen.When performing the above operation completely for all tables, updated data in the standby processor unit or working processor unit PC 1 are successively loaded to a designated address of the memory 42 of the standby processor unit PC 2 via the FIFO memory 111 .

Wenn die Prozessoreinheit PC 1 während der Folgetabellen ausführung oder -abarbeitung einer Störung unterliegt und demzufolge das Steuerrecht auf die Bereitsschafts- Prozessoreinheit PC 2 übertragen wird, beendet die Prozessoreinheit PC 1 das Einsetzen der Endmarkierung in den FIFO-Speicher 111. Infolgedessen wird die durch die Tabelle während der Verarbeitung aktualisierte Datenbasis nicht in den Speicher 42 der Bereitschafts-Prozessorein heit PC 2 geladen. Demzufolge beginnt die Prozessoreinheit PC 2, die das Steuerrecht übernommen hat, die Verarbei tung von der angeglichenen Tabellenzahl + 1 Tabelle (vor der Steuerungsübertragung ausgeführte oder abgearbeitete Tabelle). Damit kann die Kontinuität der Steuerung oder Regelung gewährleistet werden.If the processor unit PC 1 is subject to a malfunction during the execution or processing of the following tables and the control right is consequently transferred to the standby processor unit PC 2 , the processor unit PC 1 ends the insertion of the end mark in the FIFO memory 111 . As a result, the database updated by the table during processing is not loaded into the memory 42 of the standby processor unit PC 2 . As a result, the processor unit PC 2 , which has taken over the tax law, starts processing from the adjusted number of tables + 1 table (table executed or processed before the control transfer). This ensures the continuity of the control or regulation.

Bei dieser Ausführungsform werden in der steuerseitigen Prozessoreinheit eine Start- und eine Endmarkierung in die in den FIFO-Speicher 111 zu ladenden Daten zu Zeit punkten eingefügt, zu denen die eigentliche Operation beginnt bzw. endet. In der Bereichschafts-Prozessoreinheit werden anzugleichende Daten in deren eigenen Speicher geladen, wenn die Endmarkierung erfaßt wird. Die Pro zessoreinheit, die das Steuerrecht übernommen hat, kann somit unmittelbar vor der Übernahme des Steuerrechts in den Steuerungszustand übergehen, so daß die Kontinuität der Steuerung oder Regelung sichergestellt ist.In this embodiment, a start and an end mark are inserted into the data to be loaded into the FIFO memory 111 in the control-side processor unit at times at which the actual operation begins or ends. In the area shaft processor unit, data to be adjusted is loaded into its own memory when the end mark is detected. The processor unit that has taken over the tax law can thus go into the control state immediately before the takeover of the tax law, so that the continuity of the control or regulation is ensured.

Fig. 11 veranschaulicht eine weitere Ausführungsform der Erfindung. Fig. 11 illustrates another embodiment of the invention.

Wenn eine der Prozessoreinheiten von der Platine abge baut oder z. B. wegen Wartungsarbeiten ein- und ausgeschal tet wird, wirkt sich bei der beschriebenen Ausführungs form keine Störung auf den zu den Prozessoreinheiten führenden Bus aus.If one of the processor units is removed from the board builds or z. B. for maintenance work on and off tet is affected in the described execution form no interference on the to the processor units leading bus.

Die Anordnung nach Fig. 11 umfaßt zwei Speiseeinheiten PS 1, PS 2 für die Stromversorgung der Prozessoreinheiten PC 1 bzw. PC 2 und einen ersten Bus BS 1 zur Verbindung der beiden Prozessoreinheiten PC 1, PC 2 und zum Übertragen von Daten für das Angleichen der Datenbasis. Ein/Ausgabeein heiten IO 1-IOn variieren im Typ je nach den Eingangs signalen vom Prozeß und den Ausgangssignalen zum Prozeß; sie besitzen eine Übertragungsfunktion zum Übertragen von Signalen zu anderen Anlagen o. dgl. Ein zweiter Bus BS 2 dient für einen Datenaustausch zwischen den Prozessoreinheiten PC 1, PC 2 und den Ein/Ausgabeeinheiten IO 1-IOn unter Verbindung der Gruppen an seinen linken und rechten Seiten. Der zweite Bus BS 2 benutzt einen Standardbus für die Verbindung verschiedener, noch zu entwickelnder Ein/Ausgabeeinheiten und der bereits reali sierten Einheiten.The arrangement according to FIG. 11 comprises two supply units PS 1 , PS 2 for the power supply of the processor units PC 1 and PC 2 and a first bus BS 1 for connecting the two processor units PC 1 , PC 2 and for transmitting data for the adjustment of the Database. Input / output units IO 1 -IOn vary in type depending on the input signals from the process and the output signals to the process; they have a transfer function for transferring signals to other systems or the like. A second bus BS 2 is used for data exchange between the processor units PC 1 , PC 2 and the input / output units IO 1 -IOn by connecting the groups on its left and right Pages. The second bus BS 2 uses a standard bus for connecting various input / output units that are still to be developed and the units that have already been implemented.

Die beiden Prozessoreinheiten PC 1, PC 2 umfassen Busfunktion- Stoppeinheiten 30 bzw. 40 zum Beendigen zu mindest der Datenübertragungsfunktion des ersten Busses BS 1 in einem Ausgangsspannungs-Einschwingzustand beim Ein/Ausschalten der betreffenden Speiseeinheit sowie beim Abschalten der Stromzufuhr, Speicher 32 bzw. 43 zum Speichern der Datenbasis, Schnittstellen 36 bzw. 46 mit dem ersten Bus BS 1, Schnittstellen 37 bzw. 47 mit dem zweiten Bus BS 2, Ladeeinheiten 321 bzw. 421 zum Laden von Programm und Datenbasis in die Speicher 32 bzw. 42 und Speicherzugriffseinheiten 322 bzw. 422, die einen Zugriff zu Aus- oder Angleichdaten in der Doppelsteuer einheit DXC oder in einem von den eigenen Speichern ver schiedenen Speicherplatz in der jeweils anderen Pro zessoreinheit herzustellen vermögen.The two processor units PC 1 , PC 2 comprise bus function stop units 30 and 40 for terminating at least the data transfer function of the first bus BS 1 in an output voltage transient state when the relevant supply unit is switched on / off and when the power supply is switched off, memories 32 and 43 for storing the database, interfaces 36 and 46 with the first bus BS 1 , interfaces 37 and 47 with the second bus BS 2 , loading units 321 and 421 for loading the program and database into the memories 32 and 42 and memory access units 322 or 422 , which are able to provide access to compensation or adjustment data in the dual control unit DXC or in a different storage space from the own memories in the other processor unit.

Im Normalbetrieb liefern die Prozessoreinheiten PC 1, PC 2 entsprechende Signale zur Doppelsteuereinheit DXC, die dann die Signale überwacht und fest stellt, welche Prozessoreinheit arbeitet und welche Prozessoreinheit im Bereit schaftszustand steht.In normal operation, the processor units PC 1 , PC 2 deliver corresponding signals to the double control unit DXC, which then monitors the signals and determines which processor unit is working and which processor unit is in the ready state.

Zum Zeitpunkt der Initialisierung werden erforderliche Datenbasis und Programm durch Ladeeinheiten 321, 421 über die Ein/Ausgabeeinheiten mit einer Verbindungs- oder Übertragungsfunktion und den zweiten Bus BS 2 in die Speicher 32 bzw. 42 in jeder Prozessoreinheit von einem nicht dargestellten Hilfsrechner her geladen.At the time of initialization, the required database and program are loaded by loading units 321, 421 via the input / output units with a connection or transfer function and the second bus BS 2 into the memories 32 and 42 in each processor unit from an auxiliary computer (not shown).

Im Betriebszustand werden die Inhalte des Speichers (z. B. 32) in der tatsächlich arbeitenden Prozessoreinheit aufeinanderfolgend entsprechend einer Operation der An gleicheinheit 11 in der Doppelsteuereinheit DXC über den ersten Bus BS 1 kopiert und derart aktualisiert in den Speicher (z. B. 42) der Bereitschafts-Prozessoreinheit ge laden. Sodann tauscht die arbeitende Prozessoreinheit mittels des zweiten Busses Daten mit jeder Ein/Ausgabe einheit IO aus, um damit eine vorbestimmte Steuerung oder Regelung und dgl. auszuführen.In the operating state, the contents of the memory (e.g. 32 ) in the actually working processor unit are successively copied in accordance with an operation of the matching unit 11 in the double control unit DXC via the first bus BS 1 and updated in the memory (e.g. 42 ) of the standby processor unit. The working processor unit then exchanges data with each input / output unit IO by means of the second bus in order to carry out predetermined control or the like.

Wenn unter diesen Bedingungen die arbeitende Prozessor einheit einer Störung unterliegt, wird dies durch die Doppelsteuereinheit DXC festgestellt, und es erfolgt ein Umschalten auf die Bereitschafts-Prozessor einheit, um diese die Operation übernehmen zu lassen. Dabei ist der Speicherinhalt der Bereitschafts-Pro zessoreinheit jederzeit auf den Speicherinhalt der an deren Prozessoreinheit aktualisiert, so daß die Steuer operation stufenlos übernommen werden kann.If under these conditions the working processor unit is subject to a fault, this will determined by the dual control unit DXC, and it there is a switch to the standby processor unit to let them take over the operation. The memory content is the standby pro processor unit at any time to the memory content of the their processor unit updated so that the tax Operation taken over smoothly can be.

Die ausgefallene Prozessoreinheit wird zunächst zur Repara tur abgeschaltet. Die Busfunktion-Stoppeinheit (z. B. 30) liefert ein Signal INZ zur Anzeige des Abschaltens der Stromversorgung von der betreffenden Speiseeinheit PS 1 oder des Einschwingzustands der Ausgangsspannung und un terbricht zumindest die Datenübertragungsfunktion des be treffenden ersten Busses BS 1. Der zur ausgefallenen Prozessoreinheit führende erste Bus BS 1 bleibt also von der Störung unbeeinträchtigt. The failed processor unit is first switched off for repair. The bus function stop unit (z. B. 30 ) provides a signal INZ to indicate that the power supply from the supply unit PS 1 in question or the transient state of the output voltage has been interrupted and at least interrupts the data transfer function of the first bus BS 1 concerned . The first bus BS 1 leading to the failed processor unit thus remains unaffected by the disturbance.

Fig. 12 ist ein Schaltbild einer beispielhaften Busfunk tions-Stoppeinheit 30, 40, die durch ein Gatter GA mit offenem Kollektor gebildet ist. FIG. 12 is a circuit diagram of an exemplary bus radio stop unit 30, 40 formed by an open collector gate GA.

An einen Eingang des Gatters werden ein Bus-Steuersignal und das Signal INZ von der Speise- oder Stromversorgungs einheit angelegt.A bus control signal is applied to an input of the gate and the signal INZ from the supply or power supply unit created.

Fig. 13 veranschaulicht in graphischer Darstellung das von der Speiseeinheit PS gelieferte Signal INZ. Wenn sich die Speisespannung Vc entsprechend dem Ein- oder Abschal ten der Stromversorgung ändert, wie bei (a) gezeigt, nimmt das Signal INZ, wie bei (b) gezeigt, einen hohen Pegel an, wenn die Speisespannung Vc den Betriebsbereich der Prozessoreinheit erreicht. Fig. 13 supplied by the supply unit PS signal INZ illustrates in graphical representation. As shown in (b), when the supply voltage Vc changes according to the turning on or off of the power supply as shown in (a), the signal INZ becomes high when the supply voltage Vc reaches the operating range of the processor unit.

Die Schnittstelle 37 oder 47 in der Prozessoreinheit an der Seite, an der die Stromversorgung ein- oder abgeschal tet wird, nutzt das in Fig. 12 dargestellte Gatter GA mit offenem Kollektor zumindest als ein Aus gangs-Gatter für das Steuersignal, welches den ersten Bus BS 1 zur Beendigung der Datenübertragungsfunktion ansteuert, wenn das Signal INZ den niedrigen Pegel aufweist, d. h. im Einschwing- oder Übergangszustand der Speisespannung Vc bei abgeschalteter Stromversorgung, und beim Abschal ten der Stromversorgung. Die Doppelsteuereinheit oder die andere Prozessoreinheit bleibt daher von einem Einfluß auf die Operation über den ersten Bus BS 1 frei.The interface 37 or 47 in the processor unit on the side where the power supply is switched on or off, uses the gate GA shown in FIG. 12 with the open collector at least as an output gate for the control signal which is the first bus Drives BS 1 to end the data transfer function when the signal INZ has the low level, ie in the transient or transition state of the supply voltage Vc when the power supply is switched off, and when the power supply is switched off. The dual control unit or the other processor unit therefore remains free from any influence on the operation via the first bus BS 1 .

Fig. 14 zeigt noch eine weitere Ausführungsform mit einer Glättungsfunktion für eine Umschaltoperation auf die in Bereitschaft stehende, in den Betriebszustand als Haupt system zu versetzende Nebensystem-Prozessoreinheit, wenn bei der arbeitenden Prozessoreinheit eine Störung auftritt. Fig. 14 shows still another embodiment with a smoothing function for a switching operation to the standby system system unit which is ready to be put into the operating state as the main system if a malfunction occurs in the working processor unit.

Gemäß Fig. 14 sind in den beiden Prozessoreinheiten PC 1, PC 2 Bereitsignal-Kennzeichen RDY 1 bzw. RDY 2 zur Anzeige eines Normalbetriebs und Befähigungssignal-Kenn zeichen FG 12 bzw. FG 22 zur Anzeige einer Befähigung zur Übernahme des Betriebs bzw. der Operation vorgesehen. Logische Operations-Ausgangseinheiten AG 1, AG 2 dienen zum Eingeben eines Bereitsignals RDY und eines Befähigungs signals ALT von den beiden Kennzeichen FG 11, FG 12 (FG 21, FG 22) durch arithmetische Verarbeitung eines logischen Produkts aus beiden Signalen, und zum Übertragen von Opera tionsausgangssignalen COPLO(L), COPLO(R) zur Ein/Aus gabeeinheit IO als Erlaubnissignale; hierfür sind UND- Glieder vorgesehen.According to Fig. 14 in the two processor units PC1, PC2 ready signal flag RDY 1 and RDY 2 sign for display of a normal operation and enable signal characteristic FG 12 and FG 22 to display an ability to transfer operation and the operation intended. Logical operation output units AG 1 , AG 2 are used to enter a ready signal RDY and a enable signal ALT from the two identifiers FG 11 , FG 12 (FG 21 , FG 22 ) by arithmetic processing of a logical product from both signals, and for transmitting Operation output signals COPLO (L), COPLO (R) to the input / output unit IO as permission signals; AND gates are provided for this.

Die Befähigungssignal-Kennzeichen FG 12, FG 22 können ent sprechend einem Zustand eines an oder in der Doppelsteuer einheit DXC vorgesehenen Stellschalters SW und einem An bauzustand der Doppelsteuereinheit DXC und der Pro zessoreinheiten PC 1, PC 2 im System (Platine) gesetzt wer den. Der Stellschalter SW dient dabei zum manuellen Wählen der Prozessoreinheit PC 1 oder PC 2 für Betriebs übernahme bei Wartungsarbeiten und dgl.The enabling signal indicator FG 12 , FG 22 can be set accordingly to a state of a switch SW provided on or in the double control unit DXC and a mounting state of the double control unit DXC and the processor units PC 1 , PC 2 in the system (circuit board). The control switch SW is used to manually select the processor unit PC 1 or PC 2 for taking over operations during maintenance work and the like.

Wenn mittels des Stellschalters SW z. B. die Prozessorein heit PC 1 gewählt worden ist, wird das Kennzeichen FG 12 in der Prozessoreinheit PC 1 gesetzt, und das Kennzeichen FG 22 in der Prozessoreinheit PC 2 wird negiert. Wenn der Stellschalter SW in eine Normalstellung gestellt ist, wird der Zustand eingestellt, in welchem beide Kennzeichen FG 12, FG 22 in den Prozessoreinheiten PC 1 bzw. PC 2 gesetzt sind.If by means of the switch SW z. B. the processor unit PC 1 has been selected, the flag FG 12 is set in the processor unit PC 1 , and the flag FG 22 in the processor unit PC 2 is negated. If the setting switch SW is set to a normal position, the state is set in which both indicators FG 12 , FG 22 are set in the processor units PC 1 and PC 2 .

Die Arbeitsweise der Anlage im Dauerbetrieb und unter abnormalen Bedingungen ist nachstehend anhand eines Falls beschrieben, in welchem der Stellschalter SW in der Doppelsteuereinheit DXC zunächst auf den einge schwungenen oder Dauerzustand gestellt ist. Die entsprechende Operation ist im Zeitsteuerdia gramm von Fig. 15 dargestellt.The operation of the system in continuous operation and under abnormal conditions is described below with reference to a case in which the setting switch SW in the double control unit DXC is initially set to the steady state or steady state. The corresponding operation is shown in the timing diagram of FIG. 15.

(Continuous operation)

Da der Schalter SW in der Doppelsteuereinheit DXC hierbei auf den Dauerzustand gestellt ist, werden die Kennzeichen FG 12, FG 22 in den beiden Prozessoreinheiten PC 1 bzw. PC 2 auf die bei (b) und (g) im Abschnitt (A) angegebene Weise gesetzt.Since the switch SW in the double control unit DXC is set to the permanent state here, the identifiers FG 12 , FG 22 in the two processor units PC 1 and PC 2 are in the manner indicated in (b) and (g) in section (A) set.

Wenn beide Prozessoreinheiten PC 1, PC 2 normal arbeiten, sind die Bereitsignale RDY 1, RDY 2 von den Kennzeichen FG 11, FG 21 aktiv; bei Empfang dieser Signale hält die Doppelsteuereinheit DXC das Steuersignal DCS(L) gesetzt und das Signal DCS(R) negiert, um die Prozessoreinheit PC 1 auf Betrieb und die Prozessoreinheit PC 2 auf Bereit schaft zu schalten.If both processor units PC 1 , PC 2 are operating normally, the ready signals RDY 1 , RDY 2 from the identifiers FG 11 , FG 21 are active; when these signals are received, the double control unit DXC holds the control signal DCS (L) set and the signal DCS (R) negated in order to switch the processor unit PC 1 to operation and the processor unit PC 2 to standby.

Bei Eingang der Signale von den beiden Kennzeichen FG 11, FG 12 und FG 21, FG 22 liefern die logischen Operations-Aus gangseinheiten AG 1, AG 2 in den Prozessoreinheiten PC 1, PC 2 Erlaubnissignale COPLO(L), COPLO(R) für Setzzustand zu jeder Ein/Ausgabeeinheit IO. Bei Ein gang des Erlaubnissignals wird die betreffende Ein/Aus gabeeinheit IO in einem Betriebszustand gehalten für einen Zugriff zu einem Signal von der Seite der Pro zessoreinheit PC 1.Upon receipt of the signals from the two identifiers FG 11 , FG 12 and FG 21 , FG 22 , the logic operation output units AG 1 , AG 2 in the processor units PC 1 , PC 2 provide permission signals COPLO (L), COPLO (R) for Set status for each input / output unit IO. When the permission signal is received, the relevant input / output unit IO is kept in an operating state for access to a signal from the processor unit PC 1 side .

(Operation when an abnormality occurs)

Wenn in einem Betriebszustand eine Abnormalität in der Prozessoreinheit PC 1 auftritt, wird dies durch eine Selbstdiagnoseeinheit festgestellt, und das Bereit signal-Kennzeichen FG 11 wird negiert (vgl. (a) in Ab schnitt (B) von Fig. 15). Die Befähigungssignal-Kenn zeichen FG 12, FG 22 bleiben beide gesetzt ((b) und (g) in Fig. 15). If an abnormality occurs in the processor unit PC 1 in an operating state, this is determined by a self-diagnosis unit, and the ready signal flag FG 11 is negated (cf. (a) in section (B) of FIG. 15). The enable signal flag FG 12 , FG 22 both remain set ((b) and (g) in Fig. 15).

Nachdem das Bereitsignal RDY 1 negiert ist, negiert die logische Operations-Ausgangseinheit AG 1 das logische Operationsausgangssignal (Erlaubnissignal) COPLO(L), wäh rend das Ausgangssignal COPLO(R) von der anderen Ausgangs einheit AG 2 gesetzt bleibt (vgl. (h) in Fig. 15); die Ein/Ausgabeeinheit IO setzt daher ihren diesbezüglichen Betrieb fort.After the ready signal RDY 1 is negated, the logical operation output unit AG 1 negates the logical operation output signal (permission signal) COPLO (L), while the output signal COPLO (R) from the other output unit AG 2 remains set (cf. (h) in Fig. 15); the input / output unit IO therefore continues to operate in this regard.

Nachdem das Bereitsignal RDY 1 negiert ist, negiert die Doppelsteuereinheit DXC das eine Steuersignal DCS(L), und sie setzt oder aktiviert das andere Steuersignal DCS(R). Nach dem Setzen des Steuersignals DCS(R) stellt die Prozessoreinheit PC 2 über den IO- oder Ein/Ausgabe- Bus einen Zugriff zur Ein/Ausgabeeinheit IO her.After the ready signal RDY 1 is negated, the double control unit DXC negates one control signal DCS (L) and sets or activates the other control signal DCS (R). After the control signal DCS (R) has been set, the processor unit PC 2 establishes access to the input / output unit IO via the IO or input / output bus.

Wenn im beschriebenen Betrieb eine Betriebsabnormalität an der einen Prozessoreinheit auftritt, werden in keinem Fall die beiden Erlaubnissignale COPLO zur Ein/Ausgabe einheit IO negiert, wodurch ein ruckfreier oder übergangs loser Umschaltvorgang sichergestellt ist.If there is an abnormality in the operation described on which a processor unit occurs, will not occur in any Fall the two permission signals COPLO for input / output Unit IO negates, making a smooth or transition loose switching process is ensured.

Fig. 16 zeigt in einem Zeitsteuerdiagramm die Operation für den Fall, daß der Stellschalter SW in der Doppel steuereinheit DXC zum Wählen z. B. der Prozessoreinheit PC 1 gestellt ist. Fig. 16 shows in a timing chart the operation for the case that the switch SW in the double control unit DXC for selecting z. B. the processor unit PC 1 is set.

(Steady state)

Die Doppelsteuereinheit DXC setzt das Steuersignal DCS(L) gemäß (d) in Fig. 16, so daß die Prozessoreinheit PC 1 betriebsbereit ist, und sie negiert das Steuersignal DCS(R) ((e) in Fig. 16), so daß die Prozessoreinheit PC 2 auf Bereitschaft steht. Das Befähigungssignal-Kennzeichen FG 12 in der Prozessoreinheit PC 1 bleibt gemäß (b) in Fig. 16 gesetzt, und zwar auf die Entscheidung, daß diese Einheit selbst den Betrieb übernehmen kann, anhand des Zustands des Stellschalters SW hin. Sodann bleibt das Befähigungssignal-Kennzeichen FG 22 gemäß (g) in Fig. 16 negiert, und zwar auf die Entscheidung, daß diese Einheit selbst den Betrieb nicht übernehmen kann, anhand des Zu stands des Stellschalters SW hin. Demzufolge bleiben das logische Operationsausgangssignal COPLO(L) gemäß (c) in Fig. 16 gesetzt und das entsprechende Signal COPLO(R) gemäß (h) in Fig. 16 negiert, und die Pro zessoreinheit PC 1 stellt einen Zugriff zur Ein/Ausgabe einheit IO her.The double control unit DXC sets the control signal DCS (L) according to (d) in FIG. 16 so that the processor unit PC 1 is ready for operation, and it negates the control signal DCS (R) ((e) in FIG. 16) so that the Processor unit PC 2 is on standby. The enable signal flag FG 12 in the processor unit PC 1 remains set according to (b) in FIG. 16, specifically on the decision that this unit can take over the operation based on the state of the control switch SW. Then the enabling signal indicator FG 22 remains negated according to (g) in Fig. 16, namely on the decision that this unit itself cannot take over the operation, based on the state of the setting switch SW. Accordingly, the logical operation output signal COPLO (L) according to (c) in FIG. 16 remains set and the corresponding signal COPLO (R) according to (h) in FIG. 16 is negated, and the processor unit PC 1 provides access to the input / output unit IO ago.

(When abnormality occurs)

Wenn in der Prozessoreinheit PC 1 eine Abnormalität auf tritt, wird das Bereitsignal-Kennzeichen FG 11 gemäß (a) in Fig. 16 negiert. Sodann negiert die logische Opera tions-Ausgangseinheit AG 1 das Ausgangssignal COPLO(L) (vgl. (c) in Fig. 16).If an abnormality occurs in the processor unit PC 1 , the ready signal flag FG 11 is negated according to (a) in FIG. 16. Then the logical operations output unit AG 1 negates the output signal COPLO (L) (cf. (c) in FIG. 16).

Die Doppelsteuereinheit DXS stellt fest, daß das Bereit signal RDY 1 negiert ist; da jedoch der Stellschalter SW bereits zum Wählen der Prozessoreinheit PC 1 gestellt wor den ist, bleiben das Steuersignal DCS(L) gemäß (d) in Fig. 16 gesetzt und das Steuersignal DCS(R) gemäß (e) in Fig. 16 negiert. Infolgedessen bleibt das Ausgangssignal COPLO(R) der logischen Operations-Ausgangseinheit AG 2 negiert (vgl. (h) in Fig. 16).The double control unit DXS determines that the ready signal RDY 1 is negated; however, since the setting switch SW has already been set to select the processor unit PC 1 , the control signal DCS (L) according to (d) in FIG. 16 remains set and the control signal DCS (R) according to (e) in FIG. 16 is negated. As a result, the output signal COPLO (R) of the logic operation output unit AG 2 remains negated (cf. (h) in FIG. 16).

Nachdem das Ausgangssignal COPLO(L) der Ausgangseinheit AG 1 negiert ist (das Ausgangssignal COPLO(R) der Aus gangseinheit AG 1 ist bereits negiert worden), läßt die Ein/Ausgabeeinheit IO keinen Zugriff vom Ein/Ausgabe- oder IO-Bus her zu.After the output signal COPLO (L) of the output unit AG 1 is negated (the output signal COPLO (R) of the output unit AG 1 has already been negated), the input / output unit IO does not allow access from the input / output or IO bus .

Wenn bei der beschriebenen Operation mittels des Stell schalters SW die eine Prozessoreinheit gewählt worden ist, kann diese unvorbereitet keinen Zugriff vom IO-Bus nach Maßgabe der Ausgangssignale von der logischen Opera tions-Ausgangseinheit AG 1, AG 2 herstellen, wodurch die Betriebszuverlässigkeit sichergestellt ist.If a processor unit has been selected in the described operation by means of the control switch SW, this cannot prepare unprepared access from the IO bus according to the output signals from the logical operations output unit AG 1 , AG 2 , which ensures the operational reliability.

Fig. 17 zeigt eine Abwandlung der Ausführungsform nach Fig. 14. FIG. 17 shows a modification of the embodiment according to FIG. 14.

Dabei sind Prozessoreinheiten PC 1, PC 2 aus Mikroprozessor teilen (CPU) 31 bzw. 32 und Schnittstellenteilen IF 1 bzw. IF 2 aufgebaut und durch einen internen Bus NB miteinander verbunden. Hierbei sind Bereitsignal-Kennzeichen FG 11, FG 12 in den Mikroprozessorteilen und Befähigungssignal- Kennzeichen FG 12, FG 22 in den Schnittstellenteilen IF 1 bzw. IF 2 vorgesehen.Processor units PC 1 , PC 2 are made up of microprocessor parts (CPU) 31 or 32 and interface parts IF 1 or IF 2 and are connected to one another by an internal bus NB. Already signal identifiers FG 11 , FG 12 are provided in the microprocessor parts and enable signal identifiers FG 12 , FG 22 in the interface parts IF 1 and IF 2 .

Die Bezugszeichen OG 1, OG 2 stehen für Gatter zum Eingeben von Befähigungssignalen von den Kennzeichen FG 12, FG 22 und von Steuersignalen DCS(L), DCS(R) von der Doppelsteuer einheit DXS. Logische Operations-Ausgangseinheiten AG 1, AG 2 geben von den Gattern erzeugte Signale und die Bereitsignale RDY 1, RDY 2 von den Kennzeichen FG 11, FG 21 ein, und unterwerfen die Ausgangssignale COPLO(L), COPLO(R) einer Phantom-ODER-Verknüpfung, um sie zur Ein/ Ausgabeeinheit IO zu liefern.The reference numerals OG 1 , OG 2 stand for gates for entering authorization signals from the identifiers FG 12 , FG 22 and control signals DCS (L), DCS (R) from the double control unit DXS. Logical operation output units AG 1 , AG 2 enter signals generated by the gates and the ready signals RDY 1 , RDY 2 from the identifiers FG 11 , FG 21 , and subject the output signals COPLO (L), COPLO (R) to a phantom OR Link to deliver to IO input / output unit.

Aufgrund dieser Ausgestaltung sind die Befähigungssignal- Kennzeichen FG 12, FG 22 in der Lage, zu überwachen, ob die Doppelsteuereinheit DXS selbst normal arbeitet oder nicht, und ob die Doppelsteureinheit DXC durch oder über den internen Bus NB angeschlossen ist oder nicht; falls diese Einheit DXC nicht normal arbeitet oder nicht in das System eingeschaltet (Platine) ist, ist die Situation die gleiche wie dann, wenn mittels des Stellschalters SW eine der Prozessoreinheiten gewählt worden ist. Because of this configuration, the enabling signal identifiers FG 12 , FG 22 are able to monitor whether the double control unit DXS itself is operating normally or not, and whether or not the double control unit DXC is connected by or via the internal bus NB; if this unit DXC does not work normally or is not switched on in the system (circuit board), the situation is the same as when one of the processor units has been selected using the setting switch SW.

Die obige Beschreibung bezieht sich auf den Fall, daß die Prozessoreinheit PC 1 den Betrieb übernimmt; die Anlage arbeitet jedoch auf dieselbe Weise, wenn die Prozessoreinheit PC 2 den Betrieb über nimmt.The above description relates to the case that the processor unit PC 1 takes over the operation; however, the system works in the same way when the processor unit PC 2 takes over the operation.

Fig. 18 zeigt eine Ausführungsform der Erfindung, die ein Ausbauen der Doppelsteuereinheit aus der An lage vereinfacht. Fig. 18 shows an embodiment of the invention, which simplifies removal of the dual control unit from the system.

Die Doppelsteuereinheit DXC erzeugt Steuererlaubnissignale IOCE 1, IOCE 2 zum Betreiben der einen Prozessoreinheit PC 1 oder PC 2 als Hauptsystem und der anderen als Nebensystem.The double control unit DXC generates control permission signals IOCE 1 , IOCE 2 for operating one processor unit PC 1 or PC 2 as the main system and the other as the secondary system.

Die Doppelsteuereinheit DXC enthält einen Einsetzdetek tor 13 zum Feststellen des Ausbauens oder Einsetzens der Einheit aus der bzw. in die Anlage, z. B. durch Feststellen einer Kontakttrennung beim Herausziehen einer Schaltungs platine, auf welcher die Einheit DXC montiert ist, aus dem Anschlußteil, um damit das Ausbauen der Einheit aus der Anlage festzustellen.The double control unit DXC contains a Einsetzdetek tor 13 for determining the expansion or insertion of the unit from or into the system, for. B. by determining a contact separation when pulling out a circuit board on which the unit DXC is mounted, from the connection part, in order to determine the removal of the unit from the system.

Die Anordnung umfaßt ferner erste und zweite Ausgangs- Gatter 141, 142 zur Lieferung der Steuererlaubnissignale (IOCE 1, IOCE 2) zu den Prozessoreinheiten PC 1 bzw. PC 2, einen Steuerteil 14 zum Erzeugen eines Steuersignals für die Steuerung der beiden Gatter 141, 142 nach Maßgabe eines Signals vom Einsetzdetektor 13 sowie ein drittes Ausgangs-Gatter 143 zur Lieferung eines Bereitsignals (DXRDY) bei Eingang eines Signals DXRDYi zur Anzeige, daß die Doppelsteuereinheit DXC normal arbeitet, vom Steuerteil 14.The arrangement further comprises first and second output gates 141, 142 for supplying the control permission signals (IOCE 1 , IOCE 2 ) to the processor units PC 1 and PC 2 , a control part 14 for generating a control signal for controlling the two gates 141, 142 in accordance with a signal from the insertion detector 13 and a third output gate 143 for supplying a ready signal (DXRDY) upon receipt of a signal DXRDYi to indicate that the dual control unit DXC is operating normally from the control part 14 .

Die Prozessoreinheit PC 1 enthält ein Ausgangs-Gatter G 11 mit offenem Kollektor zum Einspeisen ihres eigenen Be reitsignals RDY 1, des Steuererlaubnissignals (IOCE 2) vom zweiten Ausgangs-Gatter 142 in der Doppelsteuereinheit DXC und des Bereitsignals (DXRDY) vom dritten Ausgangs- Gatter 143 und ein Gatter IN 1 zum Eingeben eines Signals von einer Leitung IOCE 1, mit der ein Ausgang des Gatters G 11 verbunden ist, und des Steuererlaubnissignal IOCE 1 vom ersten Ausgangs-Gatter 141 der Doppelsteuereinheit DXC, welche ein Erlaubnissignal O1 zum Betreiben der Prozessoreinheit PC 1 als Hauptsystem erzeugt.The processor unit PC 1 contains an output gate G 11 with an open collector for feeding its own ready signal RDY 1 , the control permission signal (IOCE 2 ) from the second output gate 142 in the double control unit DXC and the ready signal (DXRDY) from the third output gate 143 and a gate IN 1 for inputting a signal from a line IOCE 1 , to which an output of the gate G 11 is connected, and the control permission signal IOCE 1 from the first output gate 141 of the double control unit DXC, which has a permission signal O 1 for operating the Processor unit PC 1 generated as the main system.

Die Prozessoreinheit PC 2 enthält ein Ausgangs-Gatter G 21 mit offenem Kollektor zum Eingeben ihres eigenen Bereitsignals RDY 2, des Steuererlaubnissignals (IOCE 1) vom ersten Ausgangs-Gatter 141 in der Doppelsteuereinheit DXC und des Bereitsignals (DXRDY) vom dritten Ausgangs- Gatter 143 und ein Gatter IN 2 zum Eingeben eines Signals von einer Leitung IOCE 2, mit der ein Ausgang des Gatters G 21 verbunden ist, und des Steuersignals IOCE 2 vom ersten Gatter 142 der Doppelsteuereinheit DXC, welche ein Er laubnissignal O 2 zum Betreiben der Prozessoreinheit als Hauptsystem erzeugt.The processor unit PC 2 contains an output gate G 21 with an open collector for entering its own ready signal RDY 2 , the control permission signal (IOCE 1 ) from the first output gate 141 in the double control unit DXC and the ready signal (DXRDY) from the third output gate 143 and a gate IN 2 for inputting a signal from a line IOCE 2 , to which an output of the gate G 21 is connected, and the control signal IOCE 2 from the first gate 142 of the double control unit DXC, which is a permission signal O 2 for operating the processor unit as Main system generated.

Widerstände R 1, R 2 dienen zum Hochziehen eines Pegels von Leitungen, denen das Steuererlaubnissignal IOCE 1, IOCE 2 zugeführt wird.Resistors R 1 , R 2 serve to raise a level of lines to which the control permission signal IOCE 1 , IOCE 2 is supplied.

Die Arbeitsweise der beschriebenen Anlage ist nachstehend für den Fall beschrieben, daß die Anlage normal arbeitet und die Doppelsteuereinheit DXC einmal ausgebaut und zum anderen eingebaut ist.The operation of the system described is below described in the event that the system works normally and the double control unit DXC once removed and for other is built.

Fig. 19 ist eine graphische Signaldarstellung eines Arbeits-Signalpegels in jedem Betriebszustand. Dabei zeigt eine auf Signalen gezogene Linie "niedrig aktiv" bzw. einen niedrigen Pegel an. Figure 19 is a graphical signal representation of a working signal level in each operating condition. A line drawn on signals indicates "low active" or a low level.

(Normal state)

In diesem Fall arbeiten die Prozessoreinheiten PC 1, PC 2 und die Doppelsteuereinheit DXC sämtlich normal, und die Bereitsignale RDY 1, RDY 2 liegen sämtlich an.In this case, the processor units PC 1 , PC 2 and the double control unit DXC all work normally, and the ready signals RDY 1 , RDY 2 are all present.

In diesem Zustand wählt die Doppelsteuereinheit DXC die Prozessoreinheit PC 1 als Hauptsystem (die Prozessorein heit PC 2 kann auf ähnliche Weise gewählt werden); die Steuererlaubnissignale IOCE 1 und IOCE 2 werden aktiviert bzw. deaktiviert, und das Steuersignal wird ebenfalls aktiviert bzw. angelegt (Abschnitt (a) in Fig. 19).In this state, the dual control unit DXC selects the processor unit PC 1 as the main system (the processor unit PC 2 can be selected in a similar manner); the control permission signals IOCE 1 and IOCE 2 are activated and deactivated, and the control signal is also activated and applied (section (a) in FIG. 19).

Wenn das Steuererlaubnissignal IOCE 1 anliegt, arbeitet die Prozessoreinheit PC 1 entsprechend dem Erlaubnissignal O 1 als Hauptsystem. In diesem Fall ist das Ausgangs-Gatter G 11 mit offenem Kollektor ge schlossen bzw. gesperrt, weil das Bereitsignal DXRDY an liegt.When the control permission signal IOCE 1 is present, the processor unit PC 1 operates in accordance with the permission signal O 1 as the main system. In this case, the output gate G 11 is closed or blocked with the collector open because the ready signal DXRDY is present.

Wenn das Steuererlaubnissignal IOCE 2 aktiv ist bzw. nicht anliegt, arbeitet die Prozessoreinheit PC 2 als Nebensystem. In diesem Fall ist das genannte Ausgangs- Gatter G 21 gesperrt, weil das Bereitsignal DXRDY anliegt.If the control permission signal IOCE 2 is active or not present, the processor unit PC 2 works as an ancillary system. In this case, said output gate G 21 is blocked because the DXRDY ready signal is present.

(Removal of the double control unit DXC)

Wenn im beschriebenen Normalzustand die Doppelsteuerein heit aus der Anlage ausgebaut wird, wird dieser Zustand zunächst durch den Einsetzdetektor 13 festgestellt. Auf ein von letzterem geliefertes Signal hin läßt der Steuer teil 14 das Bereitsignal DXRDY abfallen (Fig. 19(b)).If the double control unit is removed from the system in the normal state described, this state is first determined by the insertion detector 13 . In response to a signal supplied by the latter, the control part 14 drops the DXRDY ready signal ( FIG. 19 (b)).

Wenn das Bereitsignal DXRDY abfällt, öffnet das Gatter G 11 in der Prozessoreinheit PC 1, so daß ein aktiver Pegel anliegt. Da das Steuererlaubnissignal IOCE 1 aktiv ist (niedriger Pegel), bleibt das Gatter G 21 der Prozessor einheit PC 2 geschlossen bzw. gesperrt.When the ready signal DXRDY drops, the gate G 11 opens in the processor unit PC 1 , so that an active level is present. Since the control permission signal IOCE 1 is active (low level), the gate G 21 of the processor unit PC 2 remains closed or locked.

Nach der Deaktivierung des Bereitsignals DXRDY bleibt der Steuerteil 14 in der Doppelsteuereinheit DXC während einer Zeitspanne t 1 im Wartezustand, während dessen die Gatter G 11, G 21 der Prozessoreinheiten PC 1, PC 2 betätigt werden, und er deaktiviert sodann das Steuersignal. Da mit werden erstes und zweites Ausgangs-Gatter 141 bzw. 142 gesperrt. Danach werden die Ausgänge der beiden Aus gangs-Gatter 141, 142 aufgrund des Ausbaus der Doppel steuereinheit DXC aus der Anlage tatsächlich von den Leitungen getrennt, über welche die Steuererlaubnis signale IOCE 1, IOCE 2 geliefert werden.After the deactivation of the ready signal DXRDY, the control part 14 in the double control unit DXC remains in the waiting state for a period t 1 during which the gates G 11 , G 21 of the processor units PC 1 , PC 2 are actuated, and then deactivates the control signal. Since the first and second output gates 141 and 142 are blocked. Then the outputs of the two output gates 141, 142 are actually separated from the lines due to the removal of the double control unit DXC from the system, via which the control permission signals IOCE 1 , IOCE 2 are delivered.

Da das von der Prozessoreinheit PC 1 gelieferte Steuerer laubnissignal IOCE 1 aktiv ist bzw. anliegt, bleibt der Doppelsteuerzustand während der Reihe der Operationen er halten.As supplied by the processor unit PC1 controller laubnissignal IOCE 1 is active and is present, the dual control state during the series of operations remains he observed.

Die Anordnung ist dabei so getroffen, daß der Betrieb der Doppelsteuereinheit DXC für eine kurze Zeit ab dem Beginn der so festgestellten Operation für den Ausbau aus der Anlage sichergestellt ist, bis diese Einheit von den Leitungen IOCE 1, IOCE 2 getrennt bzw. abgeschlossen ist.The arrangement is such that the operation of the double control unit DXC is ensured for a short time from the start of the operation determined in this way for the removal from the system until this unit is separated or completed from the lines IOCE 1 , IOCE 2 .

(Inserting the double control unit DXC into the system)

Wenn in dem Zustand, in welchem die Doppelsteuereinheit DXC ausgebaut ist und die Prozessoreinheit PC 1 als Haupt system arbeitet, die Doppelsteuereinheit DXC eingesetzt bzw. wieder eingebaut werden soll, sind die Signale IOCE 1i, IOCE 2i, DXRDYi und das Steuersignal vom Steuer teil 14 sämtlich inaktiv, und erste bis dritte Ausgangs- Gatter bleiben sämtlich gesperrt. If in the state in which the dual control unit DXC is removed and the processor unit PC 1 is operating as the main system, the dual control unit DXC is to be used or reinstalled, the signals IOCE 1 i, IOCE 2 i, DXRDYi and the control signal are from the control part 14 all inactive, and first to third output gates all remain blocked.

Wenn die Doppelsteuereinheit DXC vollständig in die An lage eingebaut ist, erfaßt der Einsetzdetektor 13 diesen Zustand und meldet ihn dem Steuerteil 14. Nach Eingang des betreffenden Signals liest der Steuerteil 14 einen augenblicklichen Signalzustand der Leitungen IOCE 1, IOCE 2 aus, und er setzt die Größen jeweils auf IOCE 1i, IOCE 2i. In diesem Zustand sind das Signal IOCE 1i aktiv und das Signal IOCE 2i inaktiv. Sodann wird das Steuersignal aktiv, und nach einer Zeitspanne t 2, in welcher das Öffnen oder Durchschalten des Ausgangs-Gatters gesichert ist, wird das Bereitsignal DXRDY aktiv (Fig. 19(c)).When the dual control unit DXC is fully installed in the system, the insertion detector 13 detects this state and reports it to the control part 14 . After the relevant signal has been received, the control part 14 reads out an instantaneous signal state of the lines IOCE 1 , IOCE 2 , and sets the variables in each case to IOCE 1 i, IOCE 2 i. In this state, the IOCE 1 i signal is active and the IOCE 2 i signal is inactive. The control signal then becomes active, and after a period t 2 in which the opening or switching through of the output gate is ensured, the ready signal DXRDY becomes active ( FIG. 19 (c)).

Wenn das Bereitsignal DXRDY aktiv wird, schließt das Gatter G 11 in der Prozessoreinheit PC 1; da jedoch ein aktiver Pegel bereits durch die Doppelsteuereinheit DXC zur Leitung IOCE 1 geliefert worden ist, bleibt der Doppel steuerzustand erhalten.When the ready signal DXRDY becomes active, the gate G 11 closes in the processor unit PC 1 ; however, since an active level has already been supplied to the IOCE 1 line by the double control unit DXC, the double control state is retained.

Danach sichern die Hochziehwiderstände R 1, R 2 den hohen Pegel auf den Leitungen IOCE 1, IOCE 2, die an der Seite liegen, an welcher das Ausgangs-Gatter geschlossen bzw. gesperrt ist.The pull-up resistors R 1 , R 2 then secure the high level on the lines IOCE 1 , IOCE 2 , which are on the side on which the output gate is closed or blocked.

Im vorstehend beschriebenen Betrieb ist keine spezielle Operation für den Ausbau der Doppelsteuereinheit aus der Anlage erforderlich; wenn die anlage nicht doppelt ausgelegt ist (Einzelsystem) und ihr eigenes Bereitsignal aktiv ist bzw. anliegt, wird die Leitung IOCE automatisch aktiv, so daß ein Einzelsystem ohne die Not wendigkeit für eine spezielle Konstruktion realisiert werden kann.In the operation described above, there is no special one Operation for the expansion of the double control unit the system required; if the system is not double is designed (single system) and their own If the signal is already active or is present, the line becomes IOCE automatically active, so that a single system without the emergency maneuverability for a special construction can be.

Fig. 20 zeigt noch eine weitere Ausführungsform, bei wel cher die Anlage ohne weiteres mit einer Prozessoreinheit betrieben werden kann, während die andere Prozessorein heit aus der Anlage ausgebaut wird oder ist. Fig. 20 shows still another embodiment in which the system readily may wel cher be operated with a processor unit, while the other Prozessorein integral is removed from the system or is.

Die Doppelsteuereinheit DXC gemäß Fig. 20 erzeugt die Steuererlaubnissignale IOCE 1, IOCE 2 zur Betätigung bzw. zum Betreiben einer der Prozessoreinheiten PC 1, PC 2 als Hauptsystem und der anderen als Nebensystem und das Be reitsignal DXRDY zur Anzeige des Vorhandenseins und/oder Normalzustand/Abnormalität der Doppelsteuereinheit DXC vom Steuerteil 14. Obgleich nicht speziell dargestellt, hat der Steuerteil 14 Überwachungsmittel zum Überwachen der Operation jeder Prozessoreinheit, und er erzeugt die Steuererlaubnissignale IOCE 1, IOCE 2 sowie das Bereitsignal DXRDY nach Maßgabe des Überwachungsergebnisses.The dual control unit DXC of Fig. 20 generates the control permission signals IOCE 1, IOCE 2 for actuating or for operating one of the processing units PC 1, PC 2 as the main system and the other as a secondary system and the Be riding signal DXRDY for indicating the presence and / or the normal state / Abnormality of the double control unit DXC from the control part 14 . Although not specifically shown, the control part 14 has monitoring means for monitoring the operation of each processor unit, and it generates the control permission signals IOCE 1 , IOCE 2 and the ready signal DXRDY in accordance with the monitoring result.

In der Prozessoreinheit PC 1 bezeichnet G 11 ein Ausgangs- Gatter zum Eingeben ihres eigenen Bereitsignals RDY 1 (das aktiv ist, wenn ihr interner Zustand normal ist) und des Steuererlaubnissignals (IOCE 2) zum Bestimmen der anderen Prozessoreinheit PC 2 als Haupt- oder Nebensystem; G 12 bezeichnet ein ODER-Glied mit einem Ausgang des Aus gangs-Gatters G 11 als seinem einen Eingang; IN 13 bezeich net einen Treiber, der ein Signal vom ODER-Glied G 12 ein gibt und dessen Ausgangsseite mit der Leitung IOCE 1 verbunden ist, zu welcher das Steuererlaubsnissignal IOCE 1 für die Bestimmung auf Haupt- oder Nebensystem zugeführt wird.In the processor unit PC 1 , G 11 denotes an output gate for inputting its own ready signal RDY 1 (which is active when its internal state is normal) and the control permission signal (IOCE 2 ) for determining the other processor unit PC 2 as the main or secondary system ; G 12 denotes an OR gate with an output of the output gate G 11 as its one input; IN 13 denotes a driver which inputs a signal from the OR gate G 12 and whose output side is connected to the line IOCE 1 , to which the control permission signal IOCE 1 is supplied for determination on the main or secondary system.

Ein Flipflop 36 wird auf ein Initialisiersignal INZ 1 beim Schließen der Stromversorgung, das über ein UND-Glied 38 aufgeprägt wird, und das Breitsignal DXRDY von der Doppelsteuereinheit DXC hin gelöscht oder freigemacht bzw. rückgesetzt.A flip-flop 36 is cleared or cleared or cleared or reset by the double control unit DXC upon an initialization signal INZ 1 when the power supply is closed, which is impressed via an AND gate 38 , and the wide signal DXRDY.

Ein Hauptsystem-Entscheidungssteuerteil 37 erzeugt ein Signal zum Rücksetzen des Flipflops 36; er liefert das Steuererlaubnissignal IOCE 1, IOCE 2 und das Bereitsignal DXRDY über ein UND-Glied G 16 und liefert auch ein Einbau positionssignal (vorliegend mit niedrigem Pegel) SLOT 1 zum Identifizieren einer Position, an welcher die Prozessoreinheit PC 1 eingebaut ist; die Steuer erlaubnissignale IOCE 1, IOCE 2 und das Bereitsignal DXRDY sind sämtlich inaktiv, wobei nur dann, wenn das genannte Signal SLOT 1 mit einer vorbestimmten Größe koinzidiert, eine Zeitdauer dieses Zustands gemessen wird, und wobei das Flipflop 36 gesetzt wird, wenn die ser Zustand für eine vorbestimmte Zeit andauert bzw. vor liegt.A main system decision control part 37 generates a signal to reset the flip-flop 36 ; it supplies the control permission signal IOCE 1 , IOCE 2 and the ready signal DXRDY via an AND gate G 16 and also provides an installation position signal (in the present case with a low level) SLOT 1 for identifying a position at which the processor unit PC 1 is installed; the control permission signals IOCE 1 , IOCE 2 and the ready signal DXRDY are all inactive, a time period of this state being measured only when the said signal SLOT 1 coincides with a predetermined size, and the flip-flop 36 is set when this ser State lasts for a predetermined time or before.

Mit IN 1 ist ein Empfänger zum Empfangen des Steuererlaubnissignals IOCE 1 zur Bestimmung des Haupt systems bezeichnet, dessen Ausgangssignal zu einer Zentraleinheit (CPU) 31 in der Prozessoreinheit geliefert wird.IN 1 denotes a receiver for receiving the control permission signal IOCE 1 for determining the main system, the output signal of which is supplied to a central processing unit (CPU) 31 in the processor unit.

Die Prozessoreinheit PC 2 enthält ein Ausgangs-Gatter G 21 zum Eingeben ihres eigenen Bereitsignals RDY 2 (das aktiv ist, wenn der interne Zustand normal ist) und des Steuer erlaubnissignals (IOCE 1) zum Bestimmen der anderen Prozessoreinheit PC 1 als Haupt- oder Nebensystem, ein ODER-Glied G 22, an dessen einem Eingang der Ausgang des Gatters G 21 anliegt, und einen Treiber IN 23, der ein Signal vom ODER-Glied G 22 als Eingangssignal erhält und dessen Ausgang mit der Leitung IOCE 2 verbunden ist, wel cher das Steuererlaubnissignal IOCE 2 zur Selbstentschei dung oder Bestimmung auf Haupt- oder Nebensystem zugeführt wird.The processor unit PC 2 contains an output gate G 21 for entering its own ready signal RDY 2 (which is active when the internal state is normal) and the control permission signal (IOCE 1 ) for determining the other processor unit PC 1 as the main or secondary system , an OR gate G 22 , at one input of which the output of the gate G 21 is present, and a driver IN 23 , which receives a signal from the OR gate G 22 as an input signal and whose output is connected to the line IOCE 2 , wel The control permission signal IOCE 2 is supplied for self-determination or determination on the main or secondary system.

Ein Flipflop 46 wird auf ein Initialisierungssignal INZ 2 beim Schließen der Stromversorgung, das über ein UND- Glied 48 aufgeprägt wird, und das Bereitsignal DXRDY von der Doppelsteuereinheit DXC hin freigemacht bzw. rückgesetzt. A flip-flop 46 is released or reset to an initialization signal INZ 2 when the power supply is closed, which is impressed via an AND gate 48 , and the ready signal DXRDY by the double control unit DXC.

Ein Hauptsystem-Entscheidungssteuerteil 47 liefert ein Signal zum Setzen des Flipflops 46; er gibt auch die Steuererlaubnissignale IOCE 1, IOCE 2 und das Bereitsignal DXRDY über ein UND-Glied 26 sowie auch ein Einbaupositions signal (eines hohen Pegels) SLOT 2 zum Identifizieren oder Kennzeichnen einer Position, an welcher die Prozessorein heit PC 2 eingebaut ist, ein; die Steuererlaub nissignale IOCE 1, IOCE 2 und das Breitsignal DXRDY sind dabei sämtlich inaktiv, wobei nur dann, wenn das genannte Signal SLOT 2 mit einer vorbestimmten Größe koinzidiert, eine Zeitdauer dieses Zustands gemessen und dann, wenn dieser Zu stand für eine vorbestimmte Zeit vorliegt, das Flipflop 46 gesetzt wird.A main system decision control part 47 provides a signal for setting the flip-flop 46 ; it also inputs the control permission signals IOCE 1 , IOCE 2 and the ready signal DXRDY via an AND gate 26 and also an installation position signal (of a high level) SLOT 2 for identifying or identifying a position at which the processor unit PC 2 is installed ; the control permission signals IOCE 1 , IOCE 2 and the broad signal DXRDY are all inactive, only when the said signal SLOT 2 coincides with a predetermined size, a time period of this state is measured and then when this state exists for a predetermined time , the flip-flop 46 is set.

Ein Empfänger IN 2 empfängt das Steuererlaubnissignal IOCE 2 zur Bestimmung des Hauptsystems, wobei sein Ausgangssignal zu einer Zentraleinheit (CPU) 41 ge liefert wird.A receiver IN 2 receives the control permission signal IOCE 2 for determining the main system, and its output signal is supplied to a central processing unit (CPU) 41 .

Mit CD 1 ist eine Kommunikations- oder Verbindungseinheit der Prozessoreinheit PC 1 bezeichnet, die wirksam ist, wenn das Steuererlaubnissignal IOCE 1 das Hauptsystem be zeichnet, und die Daten mit anderen Systemen auszutauschen vermag. Ein Empfänger IN 41 empfängt das Steuererlaubnis signal IOCE 1.With CD 1 , a communication or connection unit of the processor unit PC 1 is referred to, which is effective when the control permission signal IOCE 1 designates the main system, and is able to exchange the data with other systems. A receiver IN 41 receives the control permission signal IOCE 1 .

Mit CD 2 ist eine Kommunikations- oder Verbindungseinheit der Prozessoreinheit PC 2 bezeichnet, die wirksam ist, wenn das Steuererlaubnissignal IOCE 2 das Hauptsystem be zeichnet, und die Daten mit anderen Systemen auszutauschen vermag. Ein Empfänger IN 61 empfängt das Steuererlaubnis signal IOCE 2.With CD 2 , a communication or connection unit of the processor unit PC 2 is called, which is effective when the control permission signal IOCE 2 designates the main system, and is able to exchange data with other systems. A receiver IN 61 receives the control permission signal IOCE 2 .

Im folgenden ist die Arbeitsweise der Anlage für den Fall beschrieben, daß die Doppelsteuereinheit DXC einmal eingebaut und zum anderen ausgebaut ist. The following is the operation of the system for the Case described that the dual control unit DXC once installed and expanded on the other.

(Condition with built-in double control unit DXC)

Wenn in diesem Zustand jede Prozessoreinheit normal ar beitet, wählt die Doppelsteuereinheit DXC die Prozessor einheit PC 1 als Hauptsystem (wobei die Prozessoreinheit PC 2 entsprechend gewählt werden kann), und sie macht das Steuererlaubnissignal IOCE 1 aktiv und das Steuererlaub nissignal IOCE 2 inaktiv. Dabei wird das Bereitsignal DXRDY aktiv.When each processor unit is operating normally in this state, the dual control unit DXC selects the processor unit PC 1 as the main system (whereby the processor unit PC 2 can be selected accordingly) and makes the control permission signal IOCE 1 active and the control permission signal IOCE 2 inactive. The DXRDY ready signal becomes active.

Wenn das Steuererlaubnissignal IOCE 1 aktiv ist, arbeitet die Prozessoreinheit PC 1 als Hauptsystem nach Maßgabe des Erlaubnissignals O 1. Da das Steuererlaubnissignal IOCE 2 inaktiv ist, arbeitet die Prozessoreinheit PC 2 als Nebensystem.When the control permission signal IOCE 1 is active, the processor unit PC 1 operates as the main system in accordance with the permission signal O 1 . Since the control permission signal IOCE 2 is inactive, the processor unit PC 2 works as an ancillary system.

(Condition with removed dual control unit) 1. If database is loaded into the memory:

Wenn die Stromversorgung geschlossen bzw. angeschaltet wird, werden die Flipflops 36, 46 in den Prozessoreinheiten PC 1, PC 2 auf die internen Initialisiersignale INZ 1, INZ 2 hin rückgesetzt. Wenn die Prozessoreinheiten durch Über prüfung einen Normalzustand von Datenbasen in ihren eigenen Speichern feststellen und auch sonst eine Normaloperation als Ergebnis der Selbstdiagnose sicherstellen, werden die Bereitsignale RDY 1, RDY 2 in jeder Prozessoreinheit jeweils aktiv gemacht.When the power supply is closed or turned on, the flip-flop 36 is reset in the processor units PC1, PC2 to the internal Initialisiersignale INZ 1, 2 towards INZ 46 are. If the processor units determine a normal state of databases in their own memories by checking and also otherwise ensure normal operation as a result of the self-diagnosis, the ready signals RDY 1 , RDY 2 are made active in each processor unit.

UND-Glieder G 11, G 21, ODER-Glieder G 12, G 22 und Treiber IN 13, IN 23 bilden ein Flipflop über Signalleitungen für die Steuererlaubnissignale IOCE 1, IOCE 2, und das Steuer erlaubnissignal IOCE an der Seite, an welcher das Bereit signal vorher aktiv gemacht worden ist, wird aktiv.AND gates G 11 , G 21 , OR gates G 12 , G 22 and drivers IN 13 , IN 23 form a flip-flop over signal lines for the control permission signals IOCE 1 , IOCE 2 , and the control permission signal IOCE on the side where the Ready signal has been activated before it becomes active.

Wenn z. B. das Bereitsignal RDY 1 der Prozessoreinheit PC 1 früher als das Bereitsignal RDY 1 von der Prozessorein heit PC 2 aktiviert worden ist, erhalten deshalb, weil die Steuererlaubnissignale IOCE 1, IOCE 2 zunächst beide inaktiv sind, ein Ausgangssignal des Gatters G 11 einen hohen Pegel, ein Ausgangssignal des ODER-Glieds G 12 einen hohen Pegel und ein Ausgangssignal des Treibers IN 13 einen niedrigen Pegel. Wenn somit das Steuererlaubnissignal IOCE 1 aktiv wird und auch das Bereitsignal RDY 2 an der Seite der Prozessoreinheit PC 2 danach aktiv wird, öffnet das Gatter G 21 nicht (das Ausgangssignal bleibt auf dem niedrigen Pegel), und das Steuererlaubnissignal IOCE 2 wird inaktiv. Dieser Zustand dauert an, bis das Bereitsignal RDY 1 in aktiv wird.If e.g. B. the ready signal RDY 1 of the processor unit PC 1 has been activated earlier than the ready signal RDY 1 by the processor unit PC 2 , because the control permission signals IOCE 1 , IOCE 2 are initially both inactive, an output signal of the gate G 11 is high Level, an output signal of the OR gate G 12 a high level and an output signal of the driver IN 13 a low level. Thus, when the control permission signal IOCE 1 becomes active and the ready signal RDY 2 on the side of the processor unit PC 2 also becomes active, the gate G 21 does not open (the output signal remains at the low level) and the control permission signal IOCE 2 becomes inactive. This state continues until the ready signal RDY 1 becomes active.

2. If database is not loaded into memory:

Wenn die Datenbasis nicht in den Prozessor speicher geladen ist, sind die Bereitsignale RDY 1, RDY 2 nicht beide aktiv.If the database is not loaded into the processor memory, the ready signals RDY 1 , RDY 2 are not both active.

Demzufolge bleiben die Steuererlaubnissignale IOCE 1, IOCE 2 zunächst inaktiv; falls jedoch die Steuererlaubnissignale IOCE 1, IOCE 2 und das Bereitsignal DXRDY sämtlich inaktiv sind (in dem Zustand, in welchem das Bereitsignal DXRDY inaktiv ist, weil die Doppelsteuereinheit DXC ausgebaut ist), gehen die Ausgangssignale der UND-Glieder G 16, G 26 auf den hohen Pegel über, und die Hauptsystem-Entschei dungssteuerteile 37, 47 messen die Zeitdauer. Hierbei arbeiten die Steuerteile 37, 47 bei spielsweise nur zu dem Zeitpunkt, zu dem die Pegel der Einbaupositionssignale SLOT 1, SLOT 2 niedrig sind; bei dieser Ausführungsform arbeitet der Steuerteil 37 an der Seite der Prozessoreinheit PC 1 zum Messen der Zeitdauer.As a result, the control permission signals IOCE 1 , IOCE 2 initially remain inactive; however, if the control permission signals IOCE 1 , IOCE 2 and the ready signal DXRDY are all inactive (in the state in which the ready signal DXRDY is inactive because the dual control unit DXC has been removed), the output signals of the AND gates G 16 , G 26 are asserted the high level, and the main system decision control parts 37, 47 measure the time period. Here, the control parts 37, 47 work for example only at the time when the levels of the installation position signals SLOT 1 , SLOT 2 are low; in this embodiment, the control part 37 works on the processor unit PC 1 side to measure the time period.

Wenn ein hochpegeliges Ausgangssignal vom UND-Glied G 16 für eine vorbestimmte Zeit vorliegt, setzt der Haupt system-Entscheidungssteuerteil 37 das Flipflop 36. When there is a high level output from the AND gate G 16 for a predetermined time, the main system decision control part 37 sets the flip-flop 36 .

Wenn das Flipflop 36 gesetzt ist, wird das Ausgangssignal dem Treiber IN 13 über das ODER-Glied G 12 aufgeprägt, und der Treiber IN 13 macht das Steuererlaubnissignal IOCE 1 aktiv (niedriger Pegel).When flip-flop 36 is set, the output signal is impressed on driver IN 13 via OR gate G 12 , and driver IN 13 makes control permission signal IOCE 1 active (low level).

Gemäß der beschriebenen Betriebsweise arbeiten die Prozessoreinheit PC 1 als Hauptsystem und die Prozessor einheit PC 2 als Nebensystem.According to the described mode of operation, the processor unit PC 1 works as the main system and the processor unit PC 2 as the secondary system.

Nachdem das Steuererlaubnissignal IOCE 1 aktiv wird, ist die Verbindungseinheit CD 1 bereit für Betrieb zum An sprechen auf ein Beantworten einer Übermittlung oder eine Kommunikation von anderen Systemen; in diesem Fall steht eine erforderliche Datenbasis für das Laden in den Speicher bereit. Da das Steuererlaubnissignal IOCE 2 inaktiv ist, spricht die Verbindungseinheit CD 2 nicht auf eine Kommunikation von anderen Systemen an.After the control permission signal IOCE 1 becomes active, the connection unit CD 1 is ready for operation to respond to a response to a transmission or a communication from other systems; in this case a necessary database is available for loading into the memory. Since the control permission signal IOCE 2 is inactive, the connection unit CD 2 does not respond to communication from other systems.

Fig. 21 veranschaulicht schematisch einen derartigen Zu stand. Fig. 21 schematically illustrates such a state.

Datenbasen von anderen Systemen werden über die Kommuni kations- oder Verbindungseinheit CD 1 in den Speicher der Prozessoreinheit PC 1 geladen.Databases from other systems are loaded into the memory of the processor unit PC 1 via the communication or connection unit CD 1 .

3. Single system:

Wenn z. B. die Prozessoreinheit PC 2 ausgebaut und nur die Prozessoreinheit PC 1 vorhanden ist, wird das Steuerer laubnissignal IOCE 1 wie in den oben unter 1. und 2. be schriebenen Fällen aktiv, und die Prozessoreinheit PC 1 wirkt automatisch als Hauptsystem. Zu diesem Zeitpunkt ist die mit der Prozessoreinheit PC 1 gekoppelte Ver bindungseinheit CD 1 ebenfalls betriebsbereit.If e.g. B. the processor unit PC 2 removed and only the processor unit PC 1 is present, the controller laubnissignal IOCE 1 as in the cases described under 1. and 2. be active, and the processor unit PC 1 automatically acts as the main system. At this time, coupled to the processor unit PC 1 Ver bond unit CD 1 is also ready for use.

Demzufolge ist kein spezieller Schalter für die Entschei dung auf Haupt- und Nebensystem erforderlich. As a result, there is no special switch for making decisions Required on main and secondary system.

Vorstehend ist der Fall beschrieben, in welchem die Ein baupositionssignale SLOT 1 und SLOT 2 auf einen niedrigen bzw. einen hohen Pegel gesetzt sind und die Hauptsystem- Entscheidungssteuerteile 37, 47 die Zeitdauer, während welcher diese Positionssignale mit einer vorbestimmten Größe koinzidieren, messen; es kann jedoch ein Prioritäts steuersystem angewandt werden, derart, daß die Pegel die ser Positionssignale SLOT 1, SLOT 2 auf Größen entsprechend der Priorität geliefert werden und die genannten Steuer teile die Zeitdauer messen, solange die entsprechenden Pegel der Positionssignale vorliegen, um damit die die höhere Priorität besitzende Prozessoreinheit zuerst als Hauptsystem zu betätigen.The above describes the case in which the mounting position signals SLOT 1 and SLOT 2 are set to a low and a high level, respectively, and the main system decision control parts 37, 47 measure the length of time that these position signals coincide with a predetermined amount; However, a priority control system can be applied in such a way that the levels of these position signals SLOT 1 , SLOT 2 are supplied in sizes corresponding to the priority and the control parts mentioned measure the length of time as long as the corresponding levels of the position signals are present, so that the higher priority processor unit to operate first as the main system.

Fig. 22 veranschaulicht den Aufbau der Doppelrechneranlage gemäß der Erfindung. Fig. 22 illustrates the structure of the double computer system according to the invention.

Dabei sind zwei Prozessoreinheiten PC 1, PC 2 mit einem Kommunikations-Bus und über Busse VMEBS und Kommunikations- Steuereinheiten CD 1, CD 2 mit einem anderen System einer anderen Anlage verbunden. Als Kommunikations-Bus BS wird ein PROWAY entsprechender HF-Bus verwendet. Die Steuer einheiten CD 1, CD 2 dienen als Schnittstelle mit jedem HF-Bus und besitzen eine interne Funktion, um eine In formation eines Kommunikations- oder Verbindungs- bzw. Datenübertragungsrahmens beim Auftreten eines Kommunika tionsfehlers und eine Wartungsinformation, wie Wieder holungsfrequenz oder -häufigkeit bei jedem Fehlerinhalt und dgl., zu verfolgen.Two processor units PC 1 , PC 2 are connected to a communication bus and via buses VMEBS and communication control units CD 1 , CD 2 to another system of another system. An RF bus corresponding to PROWAY is used as the communication bus BS. The control units CD 1 , CD 2 serve as an interface with each HF bus and have an internal function to provide information in a communication or connection or data transmission frame when a communication error occurs and maintenance information, such as repetition frequency or frequency to track every error content and the like.

Stationsverbindungseinheiten IF 1, IF 2 wirken als Schnitt stellen mit Bussen BS 21, BS 22 und enthalten denselben Funktionsabschnitt wie der Schnittstellenteil nach Fig. 17. Station connection units IF 1 , IF 2 act as interfaces with buses BS 21 , BS 22 and contain the same functional section as the interface part according to FIG. 17.

Eine Ein/Ausgabeeinheit IO ist von der Prozessoreinheit PC mittels des Busses BS 1 über die Zwischen-Stationsver bindungseinheit IF, den Bus BS 2 und Schachtelsammelein heiten NC zugreifbar.An input / output unit IO can be accessed from the processor unit PC by means of the bus BS 1 via the intermediate station connection unit IF, the bus BS 2 and box collecting units NC.

Die genannten Einheiten NC sind Busübertrager zwischen jeweils oberen Bussen BS 21, BS 22 und einem unteren Bus NIBS zur Verbindung mit den Ein/Ausgabe einheiten IO; der Innenaufbau ist in Fig. 23 dargestellt.The units NC mentioned are bus transmitters between the upper buses BS 21 , BS 22 and a lower bus NIBS for connection to the input / output units IO; the internal structure is shown in Fig. 23.

In Fig. 23 ist bei BS 2 ein unterer bzw. oberer Bus darge stellt, der mit der Prozessoreinheit PC über die Zwischen- Stationsverbindungseinheit IF und den Bus BS 1, die in Fig. 23 weggelassen sind, verbunden ist.In FIG. 23, a lower or upper bus is shown at BS 2 , which is connected to the processor unit PC via the intermediate station connection unit IF and the bus BS 1 , which are omitted in FIG. 23.

Mit NIBS ist ein unterer Bus bezeichnet, der mit mehreren Ein/Ausgabeeinheiten IO verbunden ist.With NIBS a lower bus is designated, that with several Input / output units IO is connected.

Ein Vergleicher 71 dient zum Vergleich von Signalen (Daten, Adressen) am oberen Bus BS 2 und Signalen am un teren Bus NIBS. Eine Quittungseinheit 72 dient zum Aus tauschen von Signalen am oberen Bus BS und Signalen am unteren Bus NIBS. Ein Flipflop 73 dient zum Eingeben oder Einspeisen eines Signals vom Vergleicher 71; es wird über eine Zuleitung L 1 auf einen Zeittakt des von der Quittungseinheit 72 erzeugten Signals gesetzt und auch auf ein Rücksetzsignal hin rückgesetzt, das von der Prozessoreinheit PC über eine Zuleitung L 3 übertragen wird.A comparator 71 is used to compare signals (data, addresses) on the upper bus BS 2 and signals on the lower bus NIBS. An acknowledgment unit 72 is used to exchange signals on the upper bus BS and signals on the lower bus NIBS. A flip-flop 73 is used to input or feed a signal from the comparator 71 ; it is set via a feed line L 1 to a timing of the signal generated by the acknowledgment unit 72 and also reset to a reset signal which is transmitted by the processor unit PC via a feed line L 3 .

Ein Puffer 74 dient zum Übertragen eines vom Flipflop 73 erzeugten Busfehlersignals. Eine in der Prozessoreinheit PC vorgesehene Leseeinheit 75 dient zum Auslesen des In halts des Flipflops 73 über den oberen Bus BS 2. A buffer 74 serves to transmit a bus error signal generated by the flip-flop 73 . A reading unit 75 provided in the processor unit PC serves to read out the content of the flip-flop 73 via the upper bus BS 2 .

Das vom Flipflop 73 gelieferte Busfehlersignal wird nach der Quittungseinheit zur Steuerung derselben über eine Zuleitung L 2 zugespeist.The bus error signal supplied by the flip-flop 73 is fed in after the acknowledgment unit for controlling the same via a feed line L 2 .

Fig. 24 zeigt in einem Zeitsteuerdiagramm ein Beispiel für die Operation unter Angabe von Signalen auf dem un teren Bus NIBS, wenn kein Busfehler erfaßt wird. Fig. 24 is a timing chart showing an example of the operation specifying signals on the lower bus NIBS when no bus error is detected.

Gemäß Fig. 24(a) wird ein Adreßsignal Ads zum Wählen einer bezeichneten der mehreren Ein/Ausgabeeinheiten IO von der Prozessoreinheit PC erzeugt. Der Vergleicher 71 ver gleicht zunächst Adreßsignale auf beiden Bussen BS 2, NIBS, und das Ergebnis wird mit einem Zeittakt gemäß Fig. 24(f) abgetastet. Wenn bei diesem Ver gleich ein Busfehler festgestellt wird, wird ein Fehlan passungssignal zum Flipflop 73 geliefert.Referring to FIG. 24 (a), an address signal for selecting Ads is indicated which produces a plurality of input / output units IO from the processor unit PC. The comparator 71 first compares address signals on both buses BS 2 , NIBS, and the result is sampled at a timing shown in FIG. 24 (f). If a bus error is found in this comparison, a mismatch signal is supplied to the flip-flop 73 .

Bei Eingang des Signals wird das Flipflop 73 auf einen Zeittakt des Signals von der Quittungseinheit 72 gesetzt, wobei an seinem Ausgang ein Busfehlersignal erscheint, das der Quittungseinheit 72 eingespeist wird, um deren Quittungsbetrieb zu unterdrücken. Daraufhin wird eine weitere Bussequenz verhindert. Obgleich nicht dargestellt, wird dabei kein Abtast- oder Markiersignal des Adreßsignals zum unteren Bus NIBS geliefert.When the signal is received, the flip-flop 73 is set to a timing of the signal from the acknowledgment unit 72 , a bus error signal appearing at its output, which is fed to the acknowledgment unit 72 in order to suppress its acknowledgment operation. Another bus sequence is then prevented. Although not shown, no scanning or marking signal of the address signal is delivered to the lower bus NIBS.

Wenn der Busfehler nicht festgestellt wird, wird eine Antwort zur Prozessoreinheit PC an der oberen Seite (vgl. Fig. 24(b)) von der an einer unteren Seite der Adresse vorhandenen Ein/Ausgabeeinheit IO übertragen.If the bus error is not determined, a response to the processor unit PC on the upper side (cf. FIG. 24 (b)) is transmitted from the input / output unit IO present on a lower side of the address.

Wenn jedoch ein Busfehler festgestellt wird, weil ein Markiersignal des Adreßsignals nicht erzeugt wird, wird die Antwort nicht rückgesandt, und es erfolgt keine Antwort zur Prozessoreinheit PC der oberen Seite. Bei Eingang der Nichtantwort liest die Prozessoreinheit PC den Inhalt des Puffers 74 über den Bus BS 2 aus, um dabei zu erkennen, daß die Nichtantwort ein Busfehler am unteren Bus NIBS oder ein Fehler der Shachtelsammeleinheit NC ist. Sodann sollte kein Fehler an der Adresse oder Daten auf dem oberen Bus BS 2 auf treten.However, if a bus error is detected because a mark signal of the address signal is not generated, the response is not returned and there is no response to the upper side processor unit PC. Upon receipt of the non-response, the processor unit PC reads out the contents of the buffer 74 via the bus BS 2 in order to recognize that the non-response is a bus error on the lower bus NIBS or an error in the nesting unit NC. Then there should be no error in the address or data on the upper bus BS 2 .

Wenn nach der Lieferung der Adresse gemäß Fig. 24(a) der Busfehler nicht festgestellt wird, empfängt die Pro zessoreinheit PC eine Antwort gemäß Fig. 24(b).If the bus error is not determined after the delivery of the address shown in FIG. 24 (a), the processor unit PC receives a response shown in FIG. 24 (b).

Bei Eingang der Antwort werden Einschreibdaten in einer Einschreiboperation (Fig. 24(c)) zur betreffenden Ein/Aus gabeeinheit IO gesandt. Die Einschreibdaten werden eben falls durch den Vergleicher 71 verglichen, und das Ergeb nis wird mit dem Zeittakt gemäß Fig. 24(f) zum Flipflop 73 geliefert.Upon receipt of the response, write-in data is sent to the relevant input / output unit IO in a write-in operation ( Fig. 24 (c)). The write-in data are also compared by the comparator 71 , and the result is supplied to the flip-flop 73 at the timing shown in FIG. 24 (f).

Im Normalbetriebszustand wird ein Markiersignal der Ein schreibdaten zum unteren Bus NIBS geschickt, und ein Antwortsignal wird von der Ein/Ausgabeeinheit IO, welche die Daten empfangen hat, zurückgesandt (Fig. 24(e)).In the normal operating state, a marker signal of the write data is sent to the lower bus NIBS, and a response signal is sent back from the input / output unit IO which received the data ( Fig. 24 (e)).

Wenn das Vergleichsergebnis eine Fehlanpassung anzeigt, wird das Markiersignal nicht zur unteren Seite zurückge sandt, und das Antwortsignal wird damit nicht zurückge schickt, so daß keine Antwort zur oberen Seite erfolgt.If the comparison result indicates a mismatch, the marker signal is not returned to the lower side sent, and the response signal is not returned sends so that there is no answer to the top page.

Sodann werden Lesedaten von der betreffenden Ein/Ausgabe einheit IO ausgelesen (Fig. 24(d)), und wenn der Busfehler nicht festgestellt wird, werden die Daten über die Busse BS 2, NIBS zur Prozessoreinheit PC der oberen Seite über tragen. Then read data are read out from the relevant input / output unit IO ( FIG. 24 (d)), and if the bus error is not ascertained, the data are transmitted via the buses BS 2 , NIBS to the processor unit PC on the upper side.

Wenn ein Fehler festgestellt wird, wird das Antwortsignal (Fig. 24(e)) von der Ein/Ausgabeeinheit IO nicht zur oberen Seite übertragen, und die oberseitige Prozessor einheit PC detektiert eine Nichtantwort bzw. detektiert keine Antwort.If an error is found, the response signal ( Fig. 24 (e)) is not transmitted from the input / output unit IO to the upper side, and the upper-side processor unit PC detects a non-response or does not detect a response.

Die obige Beschreibung bezieht sich auf den Fall, in wel chem das Flipflop auf ein Fehlersignal aus mehreren Bits hin, den Bus bildend, gesetzt wird; falls jedoch mehrere Flipflops entsprechend den einzelnen Bits vorgesehen wer den und der Zustand jedes Flipflops durch die Pufferein heit gehalten wird, kann der Fehler unter Bezugnahme auf jedes Bit genau erkannt werden.The above description relates to the case in which chem flip-flop to a multi-bit error signal towards making the bus is seated; however, if several Flip flops are provided according to the individual bits and the state of each flip-flop through the buffers unit is held, the error can be referenced to every bit can be recognized exactly.

Claims

1. double computer system, comprising two processor units (PC 1 , PC 2 ), one of which is actually in operation as the main system and the other is kept on standby as a secondary system for a failure occurring in the main system, and a double control unit (DXC) for controlling, which processor unit is to work as the main system, by monitoring the operating states of both processor units, a FIFO memory (FIFO) for aligning the memory contents in the two processor units in such a way that data from a memory in the main processor unit corresponds to a write operation from the main system processor unit to FIFO memory is written, the content being read out in accordance with a read operation by the auxiliary system processor unit and being written into a memory or auxiliary system processor unit, and a FIFO control unit,
characterized in that the FIFO control unit supplies a shift-in signal SI and a shift-out signal SO for the FIFO memory according to the following logical equations (1) and (2): SI = WRI _L · CTL _L · DCS _L + WRI _R · CTL _R · DCS _R (1) SO = · + · (2) where:
WRI an external read / write signal assigned at the time of writing,
where "L" and "R" in each signal stand for "from the left processor unit" and "from the right processor unit", respectively;
CTL, a control processing signal assigned by the processor unit actually operating;
DCS a double control signal (DCS) of the processor unit on one of the sides to provide a control right assigned by the double control unit.

2. Installation according to claim 1, characterized in that the double control unit further comprises:
two independent interrupt units ( 12 L, 12 R) to indicate the switching of the processors as the main and secondary system in accordance with interrupt signals (INTL, INTR), the interrupt units being interconnected via an internal bus (iBUS) and buffering the interrupt signals.

3. Plant according to claim 1, characterized in that the double control unit (DXC) further comprises:
an interrupt control unit ( 113 ) for generating interrupt signals FINT (L), FINT (R) for indicating an interrupt for increasing a data reading priority of the two processor units (PC 1 , PC 2 ) according to the following logical equations (3) and (4) FINT _L = ACC _R · SI · HFUL · IF _L + · FIN _L + · FIN _L (3) FIN _L = FINT _L FINT _R = ACC _L · SI · HFUL · IF _R + · FIN _R + · FIN _R (4) FIN _R = FINT _R
IF _L = (IF _L + SO ACC _L EMPY)
IF _R = (· IF _R + SO · ACC _R · EMPY) where:
ACC an access signal to the interrupt control unit;
HFUL a half full signal which is generated when half the data volume is loaded into the FIFO memory;
EMPY an empty signal which is generated when the FIFO memory becomes empty;
FINT _L an interrupt signal supplied to the left processor unit;
FINT _R an interrupt signal supplied to the right processor unit;
IRST a reset signal for the interrupt signals FINT _L , FINT _R , which is supplied by the right or left processor unit when the access signal is assigned or confirmed.

4. Plant according to claim 1, characterized in that the two processor units (PC 1 , PC 2 ) comprise:
a marker insertion unit ( 33, 43 ) for inserting a start and an end marker in the FIFO memory ( 111 ) at the points in time at which the actual operation begins or ends,
an end mark detector unit ( 34, 44 ) for detecting the end mark in the data read from the FIFO memory,
a data loading unit ( 35, 45 ) for loading data from the start mark to the end mark in the address when the end mark is detected, the processor unit to which a tax right is transferred, the actual operation of an operation corresponding to the data in which the start mark is inserted, records.

5. System according to claim 1, characterized by two supply units (PS 1 , PS 2 ) for supplying operating power to each of the two processor units and by the processor units controlled input / output unit (IOn), with
a first bus (BS 1 ) connecting the two processor units for transmitting data for the mutual matching of databases,
a second bus (BS 2 ) and each processor unit and the input / output units for data exchange
a bus function stop unit ( 32, 42 ) provided in both processor units for terminating at least the data transfer function of the first bus at the time of on / off operations of the relevant supply unit and in an output voltage transition state.

6. Plant according to claim 5, characterized in that as a bus function stop unit with a gate (GA) open collector is provided on which a bus control signal and a signal (INZ) that is high Level assumes when a supply voltage of the supply unit an operating voltage value is reached.

7. Plant according to claim 1, characterized by
a ready signal generated by the two processor units (RDY 1 , RDY 2 ) to indicate a normal state of the processor units,
an enabling signal (FG 12 , FG 22 ) to indicate a capability of a processor unit to take over the operation and
an arithmetic operation output unit (AG 1 , AG 2 ) for feeding in the ready signal and the enabling signal for calculating a logical product from the two signals and for transmitting the operation output signal to an input / output unit (IO), which is connected via an I / O bus is connected to the two processor units,
wherein the input / output unit decides whether access to it can be established or not, specifically in accordance with a signal from the arithmetic operation output unit (AG 1 , AG 2 ).

8. Plant according to claim 1, characterized in that
the double control unit (DCX) with an insertion detector ( 13 ) for detecting the removal or insertion of the double control unit from or into the installation, first ( 141 ) and second ( 142 ) output gates for supplying control permission signals (IOCE 1 , IOCE 2 ) to the respective processor units (PC 1 , PC 2 ), a control part ( 14 ) for controlling the first and second output gates in accordance with a signal from the insertion detector and a third output grid ( 143 ) for generating or delivering a ready signal (DXRDY) is provided by the control section,
the one processor unit (PC 1 ) with a gate unit (G 11 ) for entering its own ready signal, the control permission signal (IOCE 2 ) from the second output gate ( 142 ) of the control part and the ready signal (DXRDY) from the third output gate ( 143 ) and for actuating the one processor unit as the main system if its own ready signal is active and both the control permission signal (IOCE 2 ) and the ready signal (DXRDY) are inactive, is provided and
the other processor unit (PC 2 ) with a gate unit (G 21 ) for entering its own ready signal, the control permission signal (IOCR 1 ) from the first output gate of the control part and the ready signal (DXRDY) from the third output gate ( 143 ) and for actuation the other processor units as the main system, if their own ready signal is active and both the control permission signal (IOCE 1 ) and the ready signal (DXRDY) is inactive.

9. Plant according to claim 8, characterized in that
in the double control unit (DXR) the control part ( 14 ) for generating control permission signals (IOCE 1 , IOCE 2 ) for actuating one of the first (PC 1 ) and second (PC 2 ) processor units as the main system and for keeping the other processor unit as the secondary system as well a ready signal (DXRDY) for indicating the presence and / or normal condition / abnormality of the double control unit,
the first and second processor units are provided with a flip-flop ( 36, 46 ) which is reset when the power supply is or is connected and the ready signal (DXRDY) is active,
a main system decision unit ( 37, 47 ) for determining that the control permission signals (IOCE 1 , IOCE 2 ) and the ready signal (DXRDY) are all inactive, for measuring an expiration period of the state only when built-in position signals (SLOT 1 , SLOT 2 ) for identifying the first or the second processor unit to coincide with a predetermined size, and for setting the flip-flop if the state persists or is present for a predetermined time, and
a driver (IN 13 , IN 14 ) for activating the own control permission signal (IOCE 1 or IOCE 2 ) when ready signals (RDY 1 , RDY 2 ), which become active when the own internal state is normal, are active, and the control permission signal (IOCE 1 or IOCE 2 ) is intended to determine whether the other processor unit is active as the main or secondary system or when the flip-flop is set.

10. Plant according to claim 1, characterized in that it further comprises:
a bus (BS 1 ) connecting the dual control unit and each processor unit for transmitting data for mutual adjustment of a database, a bus (BS 2 ) which is connected to the bus (BS) via an intermediate station connection unit (IF) acting as an interface, and a box collecting unit (NC) acting as a bus transmitter for a lower bus (NIBS), to which the bus (BS 2 ) and a plurality of input / output units are connected, the box collecting unit (NC) having:
a comparator unit ( 71 ) for comparing a signal on the upper bus (BS 2 ) and a signal on the lower bus (NIBS),
an acknowledgment unit ( 72 ) for exchanging the signal on the upper bus (BS 2 ) and the signal on the lower bus (NIBS),
a flip-flop ( 73 ) which is set in response to a mismatch signal which is generated when the comparator unit detects or detects a mismatch, and
a buffer ( 74 ) for transmitting a signal from the flip-flop,
wherein the processor units read the contents of the flip-flop through the bus (BS 2 ) via the buffer.