JPH01273464A - オフセット四分割位相シフトキーイング用同期回路 - Google Patents
オフセット四分割位相シフトキーイング用同期回路Info
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- JPH01273464A JPH01273464A JP1063395A JP6339589A JPH01273464A JP H01273464 A JPH01273464 A JP H01273464A JP 1063395 A JP1063395 A JP 1063395A JP 6339589 A JP6339589 A JP 6339589A JP H01273464 A JPH01273464 A JP H01273464A
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- 238000012937 correction Methods 0.000 claims abstract description 11
- 238000012545 processing Methods 0.000 claims description 4
- 238000010586 diagram Methods 0.000 description 3
- 230000005540 biological transmission Effects 0.000 description 2
- 230000001427 coherent effect Effects 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
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- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L7/00—Arrangements for synchronising receiver with transmitter
- H04L7/0054—Detection of the synchronisation error by features other than the received signal transition
- H04L7/0062—Detection of the synchronisation error by features other than the received signal transition detection of error based on data decision error, e.g. Mueller type detection
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L27/00—Modulated-carrier systems
- H04L27/18—Phase-modulated carrier systems, i.e. using phase-shift keying
- H04L27/22—Demodulator circuits; Receiver circuits
- H04L27/227—Demodulator circuits; Receiver circuits using coherent demodulation
- H04L27/2271—Demodulator circuits; Receiver circuits using coherent demodulation wherein the carrier recovery circuit uses only the demodulated signals
- H04L27/2273—Demodulator circuits; Receiver circuits using coherent demodulation wherein the carrier recovery circuit uses only the demodulated signals associated with quadrature demodulation, e.g. Costas loop
-
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- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L27/00—Modulated-carrier systems
- H04L27/0014—Carrier regulation
- H04L2027/0024—Carrier regulation at the receiver end
- H04L2027/0026—Correction of carrier offset
- H04L2027/0038—Correction of carrier offset using an equaliser
-
- H—ELECTRICITY
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- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
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- Signal Processing (AREA)
- Digital Transmission Methods That Use Modulated Carrier Waves (AREA)
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
- Networks Using Active Elements (AREA)
- Vehicle Body Suspensions (AREA)
- Superheterodyne Receivers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
発明の背景
本発明は、オフセット四分割位相シフトキーイング用同
期回路に関するものである。
期回路に関するものである。
本発明は、オフセット四分割位相シフトキーイング(O
QPSK)を利用して、−旦変調された信号のコーヒレ
ントな復調を行うことに関したものである。そのキーイ
ングのクラスの中には、最小シフトキーイング(MSK
)の重要な事象が含まれる。
QPSK)を利用して、−旦変調された信号のコーヒレ
ントな復調を行うことに関したものである。そのキーイ
ングのクラスの中には、最小シフトキーイング(MSK
)の重要な事象が含まれる。
このタイプのキーイングは、マイクロウェーブビーム伝
送用に、ますます利用されるようになってきた。なぜな
ら、一定の外囲器を提供するという利点などを含む様々
な利点があるからである。
送用に、ますます利用されるようになってきた。なぜな
ら、一定の外囲器を提供するという利点などを含む様々
な利点があるからである。
本発明の回路を利用すると、効果的かつ単純な方法によ
るコーヒレント@調に必要な位相同期を行うことが可能
である。この種の回路の品質は、エラー率の点で受信義
の性能に重大な影響を与える。
るコーヒレント@調に必要な位相同期を行うことが可能
である。この種の回路の品質は、エラー率の点で受信義
の性能に重大な影響を与える。
0QPSKタイプのシステムのための位相同期には、他
の比較すべきキーイングシステム(例えば、QPSKと
BPSK=2位相シフトキーイング)には存在しない問
題が生ずる。
の比較すべきキーイングシステム(例えば、QPSKと
BPSK=2位相シフトキーイング)には存在しない問
題が生ずる。
キーイングの0QPSKクラスにともなう位相同期用の
回路にはいくつかのタイプがある。
回路にはいくつかのタイプがある。
もっとも関連あるタイプは、以下のようになる。
DD:rデシジョンブイレフテッド」
これに関連したデシジョンには、ループをサーボ制御す
るためのエラー信号を計算するときに、シンボルが使用
される。
るためのエラー信号を計算するときに、シンボルが使用
される。
NDD:r非デシジョンディレクティッド」この場合に
は、そういったデシジョンは使用されない。
は、そういったデシジョンは使用されない。
00回路に比較すると、NDD回路は性能が劣る(DD
回路は、位相エラーにおける残余変位の特徴を利用する
)。
回路は、位相エラーにおける残余変位の特徴を利用する
)。
本発明の回路は、デシジョンを利用したもので、以下の
ように設計されている。
ように設計されている。
MDD:rモディフ1イドデシジョンディレクティッド
」 DD回路とNDD回路では、非温度原因の残余位相エラ
ーノイズがある程度ある。この非温度原因は、与えられ
たループのバンド幅に対しては、減少不可能である。す
なわち、ノイズ対信号の割合が無限大に近づくと、位相
エラー内にノンゼロフラクチュエーションが生じる。こ
の位相エラーによって、残余エラー率が生じる。
」 DD回路とNDD回路では、非温度原因の残余位相エラ
ーノイズがある程度ある。この非温度原因は、与えられ
たループのバンド幅に対しては、減少不可能である。す
なわち、ノイズ対信号の割合が無限大に近づくと、位相
エラー内にノンゼロフラクチュエーションが生じる。こ
の位相エラーによって、残余エラー率が生じる。
ループのバンド幅を減少させることによって、この残余
ノイズを任意の程度まで減少させることが可能である。
ノイズを任意の程度まで減少させることが可能である。
しかし、そのためにシステムは、伝送の最後や受信の最
後に通常、ローカル発振器によって生じるランダムなキ
ーイングを追跡することが不可能となる。このキーイン
グによって、オプションとして信号/ノイズ比の機能と
して適用される広いループバンド幅の使用が正当化され
る。
後に通常、ローカル発振器によって生じるランダムなキ
ーイングを追跡することが不可能となる。このキーイン
グによって、オプションとして信号/ノイズ比の機能と
して適用される広いループバンド幅の使用が正当化され
る。
本発明は、この残余ノイズを著しく減少させ、MSKの
特殊な場合には、完全にノイズを除去する役割を果たす
る。
特殊な場合には、完全にノイズを除去する役割を果たす
る。
発明の要約
本発明はオフセット四分割位相シフトキーイング用の同
期回路を提示するもので、本発明は4位相復調装置と、 ブセセッシングモジュールと、 位相エラー修正信号を発送する位相修正回路がそれに続
く位相エラー計算回路とを含む。
期回路を提示するもので、本発明は4位相復調装置と、 ブセセッシングモジュールと、 位相エラー修正信号を発送する位相修正回路がそれに続
く位相エラー計算回路とを含む。
好適には位相ループエラー電圧は以下に等しい。
c
e =g1(d d ) V +dk−
1・k k−2k k−1 ベー1 ここでyk−1は1ビツトタイムだけシフトされ、
に た’/Hに等しく、またVl、=(J) ・ kら
の出力信号で、d とd がそれぞれ2ビに−2k
−1 ット周期および1ビット周期シフトしたdkであり、d
kがy、の実数の経路の符号であり、さらにgl =g
(T)であって、■はビット周期で、g(t>は信号が
影響をうけるフィル タ動作の全インパルス応答である。
1・k k−2k k−1 ベー1 ここでyk−1は1ビツトタイムだけシフトされ、
に た’/Hに等しく、またVl、=(J) ・ kら
の出力信号で、d とd がそれぞれ2ビに−2k
−1 ット周期および1ビット周期シフトしたdkであり、d
kがy、の実数の経路の符号であり、さらにgl =g
(T)であって、■はビット周期で、g(t>は信号が
影響をうけるフィル タ動作の全インパルス応答である。
本発明回路の第1具体例では、位相ループエラー電圧が
、復調器に対してアナログ制卸を行うためにフィルタを
経由して■COに印加される。
、復調器に対してアナログ制卸を行うためにフィルタを
経由して■COに印加される。
第2具体例では、位相ループエラー電圧が、フィルタ、
シグナルφを発送するデジタル積分装置、e−Jφの計
算用回路を経由してマルチプライヤ−に印加される。
シグナルφを発送するデジタル積分装置、e−Jφの計
算用回路を経由してマルチプライヤ−に印加される。
特に本発明は位相推定装置を提供する。好適に、 k
は(−J) による掛は算によって、この推定装置がか
なり単純化されたが、そのこと自体は、決して推定装置
を適切に操作するのに必須の条件ではない。さらに独立
クロックリカバリループが、簡単に本発明の回路内に統
合できる。
なり単純化されたが、そのこと自体は、決して推定装置
を適切に操作するのに必須の条件ではない。さらに独立
クロックリカバリループが、簡単に本発明の回路内に統
合できる。
従って好適には、プロセッサモジュールは、(−j)k
による掛は算をするためのモジュールが含まれる。クロ
ックループエラー電圧はekr=−ySk−1k
k−2 ・(d 十d)であって、ここ でy がy の虚数部分であり、yk−1はに−
1k−1 1ピット周期シフトされた信号ykである。また・
h ”)/ =(−J) ・XHであって、ここでXt
、はに 復調器からの出力信号であり、d は信号d。
による掛は算をするためのモジュールが含まれる。クロ
ックループエラー電圧はekr=−ySk−1k
k−2 ・(d 十d)であって、ここ でy がy の虚数部分であり、yk−1はに−
1k−1 1ピット周期シフトされた信号ykである。また・
h ”)/ =(−J) ・XHであって、ここでXt
、はに 復調器からの出力信号であり、d は信号d。
の2ピット周期シフトしたもので、dkはykの実数部
分の符号である。
分の符号である。
本発明の具体例は、添付の図を参考にした例によって説
明される。
明される。
具体例
第1図にあるように本発明による回路は以下のものから
なる。
なる。
四位相復調器である復調器10゜
(−j>’を掛けるモジュール11かうなるプロセッサ
モジュール。この場合にはサンプル数である。
モジュール。この場合にはサンプル数である。
前記モジュール11によって発送される信号ykの実数
部分の符号を得るためのデシジョン回路12゜クロック
レートエラー計算回路13゜その後には、制御用のクロ
ック信号Hを送る修正回路14が続く。
部分の符号を得るためのデシジョン回路12゜クロック
レートエラー計算回路13゜その後には、制御用のクロ
ック信号Hを送る修正回路14が続く。
位相エラー計算用回路15の9次には、位相エラー修正
信号を発送する修正回路16が続く。
信号を発送する修正回路16が続く。
復調器10は従来型の回位相状態復調器で、中間周波数
信号x (t)またはマイクロウェーブ信号自体が直接
復調されるようになっている。そしてそれは、信号とし
ては2つに別れていく。一方は実数の経路を利用するも
ので、他方は虚数の経路を活用するものである。各経路
はそれぞれリング復調器30(31)、フィルタ32(
33)、アナログ/デジタル変換8[11であるサンプ
リング回路34(35)から成る。
信号x (t)またはマイクロウェーブ信号自体が直接
復調されるようになっている。そしてそれは、信号とし
ては2つに別れていく。一方は実数の経路を利用するも
ので、他方は虚数の経路を活用するものである。各経路
はそれぞれリング復調器30(31)、フィルタ32(
33)、アナログ/デジタル変換8[11であるサンプ
リング回路34(35)から成る。
この復調器からの出力は信号Xkで、実数成分がxko
、虚数成分がXks、つまり、Xk=C・ X H+ J X ksである。
、虚数成分がXks、つまり、Xk=C・ X H+ J X ksである。
この四位相復調器10は、受信チエイン内部の同期回路
の位置をはっきりさせるために表示されている。
の位置をはっきりさせるために表示されている。
実数経路と虚数経路上の信号は、ビットレートHで二進
化され、結果のサンプルは複素数と考えられる。
化され、結果のサンプルは複素数と考えられる。
プロセッサモジュールはモジューロ−4カウンタ36か
らなる。この後には(−j)kの値を得るためのマルチ
プライヤ37が続く。この、 k (−」) の値は複素数マルチプライヤ38に適用y
k 十JykSとなる。
らなる。この後には(−j)kの値を得るためのマルチ
プライヤ37が続く。この、 k (−」) の値は複素数マルチプライヤ38に適用y
k 十JykSとなる。
C・
このようにしてプロセッサモジュールは、2つの経路を
往復する当該のサンプルxkを受信し、それから以下の
ものを生じる。
往復する当該のサンプルxkを受信し、それから以下の
ものを生じる。
実数経路上にあってデシジョン変数を構成する有用なサ
ンプル(y、0)の連続。
ンプル(y、0)の連続。
虚数経路上にあって位相とクロック同期の目的に役立つ
サンプル(ykS)の連続。
サンプル(ykS)の連続。
・ h
サンプルXHは、このようにして(−j) 倍される。
ここでkはビットレートで加算するモジュロ−4カウン
タによって生成される。乗算操作は論理回路からなるマ
ルチプライヤ38によって行われる。
タによって生成される。乗算操作は論理回路からなるマ
ルチプライヤ38によって行われる。
デシジョン回路12は信号dkを得るために利用される
。このdkはy、の実数部分の符号である。
。このdkはy、の実数部分の符号である。
またV(の符号はく差分符号解読によるエラー内に)伝
送された信号に関連したデシジョンを構成する。
送された信号に関連したデシジョンを構成する。
回路20、(21)、22.23.24は遅延回路で、
各回路は信号yS C k−1・y 、d k−1k−1・dk−2を・ 信号yk”、Yko、d 、d から生み出ずk
k−ま ために1ビット周期の遅延を提供するものである。
各回路は信号yS C k−1・y 、d k−1k−1・dk−2を・ 信号yk”、Yko、d 、d から生み出ずk
k−ま ために1ビット周期の遅延を提供するものである。
遅延回路23.24及びデシジョン回路12は、たとえ
ばDタイプの双安定回路からなる。
ばDタイプの双安定回路からなる。
S
しかし、y 、y 、yoに−1k−1k
−1を得る ための遅延回路20,21.22は、それぞれn1ll
の並列のDタイプの双安定回路からなる(nはコンバー
タ34と35によって送られる出力ビットの数に依存す
る数である)。
−1を得る ための遅延回路20,21.22は、それぞれn1ll
の並列のDタイプの双安定回路からなる(nはコンバー
タ34と35によって送られる出力ビットの数に依存す
る数である)。
クロックレートエラーの計算回路13は、加算装置34
と乗算装置34と乗算装置4oからなり、以下のS ようなりロックループek”” ” k−1・(d
+d)のエラー電圧の計算に利用されk k−2 る。
と乗算装置34と乗算装置4oからなり、以下のS ようなりロックループek”” ” k−1・(d
+d)のエラー電圧の計算に利用されk k−2 る。
この電圧はフィルタ41からなる修正回路14に印加さ
れ、電圧制御された発振器42(VCO)があとに続く
。この発振器は、特に同期回路全体で利用される制御ク
ロック信号Hを生成する。
れ、電圧制御された発振器42(VCO)があとに続く
。この発振器は、特に同期回路全体で利用される制御ク
ロック信号Hを生成する。
(−j)’による複素数乗算を実行するためのモジュー
ル11では、kはビット周波数クロックの各周期ごとに
増分される。この動作によって、すべてのデシジョン変
数が(BPSKと同様に)実数経路に置かれる。たとえ
これらの変数が、乗算よりも先に瞬間2kTで実数経路
に広がっていても、瞬間2(k + 1)Tで虚数経路
に広がっていても、この動作が実行される。なおTとは
ビット時間である。
ル11では、kはビット周波数クロックの各周期ごとに
増分される。この動作によって、すべてのデシジョン変
数が(BPSKと同様に)実数経路に置かれる。たとえ
これらの変数が、乗算よりも先に瞬間2kTで実数経路
に広がっていても、瞬間2(k + 1)Tで虚数経路
に広がっていても、この動作が実行される。なおTとは
ビット時間である。
この動作によってこれ以降の回路の複雑さが著しく減少
する。特に位相とりOツクの同期回路が単純化される。
する。特に位相とりOツクの同期回路が単純化される。
クロックサーボ制御ループは、よく知られた[adva
nce/retardJ法を利用しテイル。しカシコの
回路は、(−j)’の乗算のおかげで特に単純になって
いる。
nce/retardJ法を利用しテイル。しカシコの
回路は、(−j)’の乗算のおかげで特に単純になって
いる。
位相エラー計算回路15は、加算装置44、減f:4装
置45、二つの乗算装@46と47からなり、以下のよ
うに位相ループエラー電圧を計算する。
置45、二つの乗算装@46と47からなり、以下のよ
うに位相ループエラー電圧を計算する。
ep=gBd −d )y +dk
k−2k k−1k−I・y k−1この電
圧は修正回路16に印加される。
k−2k k−1k−I・y k−1この電
圧は修正回路16に印加される。
なおこの回路は、フィルタ48の後にVC049を含み
、アナログ制御11電圧を復調器10に供給する。
、アナログ制御11電圧を復調器10に供給する。
1 =g(T)であって、Tはビット時間、!? (1
)は信号が影響を受けるフィルタ動作の全インパルス応
答である。g(t)は偶数で、Nyquist基準を満
たしている(すなわち、k=o、g(0)=1に対して
、y(2kT)=0)。
)は信号が影響を受けるフィルタ動作の全インパルス応
答である。g(t)は偶数で、Nyquist基準を満
たしている(すなわち、k=o、g(0)=1に対して
、y(2kT)=0)。
0QPSKに対して、g1χ0.5なので、epkの値
を単純化することが可能である。この値は単なる追加で
ある。NSKに対しては、g1上0.13である。
を単純化することが可能である。この値は単なる追加で
ある。NSKに対しては、g1上0.13である。
第2図では、第1図と同じ項目については同じ参照番号
が使われている。
が使われている。
本発明回路の変形であるこの回路では、位相ループ修正
がサンプルされた信号で実行される。
がサンプルされた信号で実行される。
このようにして、位相エラー電圧ekpは、前と同様に
フィルタ48に印加される。しかしその出力はデジタル
積分装置50に接続されており、該積分装置は第2の複
素数乗算装置52にかがるe−jφを計算するために回
路51に値φを供給する。なお複素数乗算装置52は、
上述の第1の複素数乗環装W138の出力に接続されて
いる。
フィルタ48に印加される。しかしその出力はデジタル
積分装置50に接続されており、該積分装置は第2の複
素数乗算装置52にかがるe−jφを計算するために回
路51に値φを供給する。なお複素数乗算装置52は、
上述の第1の複素数乗環装W138の出力に接続されて
いる。
発振器回路49はもはやフィルタ48に接続されておら
ず、それでもう電圧制御がなされておらず、またこうし
て復調装置10に接続されたシンセサイザを構成する。
ず、それでもう電圧制御がなされておらず、またこうし
て復調装置10に接続されたシンセサイザを構成する。
当然なことながら、本発明は特定の例を使って説明され
提示されているのであり、類似の成分や部品に交換して
も、発明の領域を越えることにはならない。
提示されているのであり、類似の成分や部品に交換して
も、発明の領域を越えることにはならない。
第1図は本発明による回路図のブロック図で、第2図は
本発明による変形回路のブロック図である。 10・・・・・・復調器、11・・・・・・モジュール
、12・・・・・・デシジョン回路、13・・・・・・
クロックレートエラー回路、14・・・・・・修正回路
、15・・・・・・位相エラー計算用回路。
本発明による変形回路のブロック図である。 10・・・・・・復調器、11・・・・・・モジュール
、12・・・・・・デシジョン回路、13・・・・・・
クロックレートエラー回路、14・・・・・・修正回路
、15・・・・・・位相エラー計算用回路。
Claims (8)
- (1)オフセット四分割位相シフトキーイング用の同期
回路であつて、4位相復調装置と、プロセシングモジュ
ールと、位相エラー計算回路とを含み、該計算回路の後
に位相エラー修正信号を発送する位相修正回路が続く回
路。 - (2)位相ループエラー電圧がe^p_k=g1(d_
k_−_2−d_k)y^c_k_−_1+d_k_−
_1・y^s_k_−_1であって、ここでy_k_−
_1はy_kを1ビット時間シフトしたのに等しく、ま
たy_k=(−j)^k・x_k=y_k^c+jy^
s_k_−_1であって、x_kは復調器からの出力信
号で、k_k_−_2とd_k_−_1はそれぞれ信号
d_kを2ビット周期および1ビット周期シフトしたも
のであり、d_kはy_kの実数経路の符号で、さらに
g1=g(T)であって、ここでTはビット周期で、g
(t)は信号が影響を受けるフィルタ動作の全インパル
ス応答である請求項1に記載の回路。 - (3)位相ループエラー電圧が、復調器にアナログ制御
を提供するためにフィルタを経由して、電圧制御された
発振器(VCO)に印加される請求項2に記載の回路。 - (4)位相ループエラー電圧が、フィルタ、信号φを発
送するデジタル積分装置、及びe^−^j^φを計算す
るための回路を介して乗算装置に印加される請求項2に
記載の回路。 - (5)プロセッシングモジュールが(−j)^kを乗算
するためのモジュールを含む請求項1に記載の回路。 - (6)ブロセシングモジュールが、(−j)^kを乗算
するための前記モジュールによつて発送される信号y_
kの実数経路の符号を得るためのデシジョン回路を含む
請求項5に記載の回路。 - (7)クロックエラー計算回路を含み、かつ制御クロッ
ク信号Hを発送する修正回路がその後に続いている請求
項1に記載の回路。 - (8)クロックループエラー電圧がe_k^r=−y^
s_k_−_1・(d_k+d_k_−_2)に等しく
、ここでy^s_k_−_1はy_k_−_1の虚数部
分で、y_k_−_1はy_kを1ビット周期シフトし
たものであり、またy_k=(−j)^k・x_kであ
つて、ここでx_kは、復調器からの出力信号で、d_
k_−_2は信号d_kを2ビット周期だけシフトした
ものであり、またd_kはy_kの実数部分の符号であ
る請求項1に記載の回路。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
FR8803334 | 1988-03-15 | ||
FR8803334A FR2628916B1 (fr) | 1988-03-15 | 1988-03-15 | Dispositif de synchronisation en modulation de phase a quatre etats decalee |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH01273464A true JPH01273464A (ja) | 1989-11-01 |
Family
ID=9364272
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP1063395A Pending JPH01273464A (ja) | 1988-03-15 | 1989-03-15 | オフセット四分割位相シフトキーイング用同期回路 |
Country Status (8)
Country | Link |
---|---|
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