JPH01273464A - オフセット四分割位相シフトキーイング用同期回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 発明の背景 本発明は、オフセット四分割位相シフトキーイング用同
期回路に関するものである。

本発明は、オフセット四分割位相シフトキーイング（Ｏ
ＱＰＳＫ）を利用して、−旦変調された信号のコーヒレ
ントな復調を行うことに関したものである。そのキーイ
ングのクラスの中には、最小シフトキーイング（ＭＳＫ
）の重要な事象が含まれる。

このタイプのキーイングは、マイクロウェーブビーム伝
送用に、ますます利用されるようになってきた。なぜな
ら、一定の外囲器を提供するという利点などを含む様々
な利点があるからである。

本発明の回路を利用すると、効果的かつ単純な方法によ
るコーヒレント＠調に必要な位相同期を行うことが可能
である。この種の回路の品質は、エラー率の点で受信義
の性能に重大な影響を与える。

０ＱＰＳＫタイプのシステムのための位相同期には、他
の比較すべきキーイングシステム（例えば、ＱＰＳＫと
ＢＰＳＫ＝２位相シフトキーイング）には存在しない問
題が生ずる。

キーイングの０ＱＰＳＫクラスにともなう位相同期用の
回路にはいくつかのタイプがある。

もっとも関連あるタイプは、以下のようになる。

ＤＤ：ｒデシジョンブイレフテッド」 これに関連したデシジョンには、ループをサーボ制御す
るためのエラー信号を計算するときに、シンボルが使用
される。

ＮＤＤ：ｒ非デシジョンディレクティッド」この場合に
は、そういったデシジョンは使用されない。

００回路に比較すると、ＮＤＤ回路は性能が劣る（ＤＤ
回路は、位相エラーにおける残余変位の特徴を利用する
）。

本発明の回路は、デシジョンを利用したもので、以下の
ように設計されている。

ＭＤＤ：ｒモディフ１イドデシジョンディレクティッド
」 ＤＤ回路とＮＤＤ回路では、非温度原因の残余位相エラ
ーノイズがある程度ある。この非温度原因は、与えられ
たループのバンド幅に対しては、減少不可能である。す
なわち、ノイズ対信号の割合が無限大に近づくと、位相
エラー内にノンゼロフラクチュエーションが生じる。こ
の位相エラーによって、残余エラー率が生じる。

ループのバンド幅を減少させることによって、この残余
ノイズを任意の程度まで減少させることが可能である。

しかし、そのためにシステムは、伝送の最後や受信の最
後に通常、ローカル発振器によって生じるランダムなキ
ーイングを追跡することが不可能となる。このキーイン
グによって、オプションとして信号／ノイズ比の機能と
して適用される広いループバンド幅の使用が正当化され
る。

本発明は、この残余ノイズを著しく減少させ、ＭＳＫの
特殊な場合には、完全にノイズを除去する役割を果たす
る。

発明の要約 本発明はオフセット四分割位相シフトキーイング用の同
期回路を提示するもので、本発明は４位相復調装置と、 ブセセッシングモジュールと、 位相エラー修正信号を発送する位相修正回路がそれに続
く位相エラー計算回路とを含む。

好適には位相ループエラー電圧は以下に等しい。

ｃ ｅ　　＝ｇ１（ｄ　　　　ｄ　　）　Ｖ　　　＋ｄｋ−
１・ｋ　　　　　ｋ−２ｋ　　　ｋ−１ ベー１ ここでｙｋ−１は１ビツトタイムだけシフトされ、　　
に た’／Ｈに等しく、またＶｌ、＝（Ｊ）　　　・　ｋら
の出力信号で、ｄ　　とｄ　　がそれぞれ２ビに−２ｋ
−１ ット周期および１ビット周期シフトしたｄｋであり、ｄ
ｋがｙ、の実数の経路の符号であり、さらにｇｌ　＝ｇ
（Ｔ）であって、■はビット周期で、ｇ（ｔ＞は信号が
影響をうけるフィル タ動作の全インパルス応答である。

本発明回路の第１具体例では、位相ループエラー電圧が
、復調器に対してアナログ制卸を行うためにフィルタを
経由して■ＣＯに印加される。

第２具体例では、位相ループエラー電圧が、フィルタ、
シグナルφを発送するデジタル積分装置、ｅ−Ｊφの計
算用回路を経由してマルチプライヤ−に印加される。

特に本発明は位相推定装置を提供する。好適に、　　ｋ は（−Ｊ）　による掛は算によって、この推定装置がか
なり単純化されたが、そのこと自体は、決して推定装置
を適切に操作するのに必須の条件ではない。さらに独立
クロックリカバリループが、簡単に本発明の回路内に統
合できる。

従って好適には、プロセッサモジュールは、（−ｊ）ｋ
による掛は算をするためのモジュールが含まれる。クロ
ックループエラー電圧はｅｋｒ＝−ｙＳｋ−１ｋ　　　
ｋ−２ ・（ｄ　　十ｄ）であって、ここ でｙ　　　がｙ　　の虚数部分であり、ｙｋ−１はに−
１ｋ−１ １ピット周期シフトされた信号ｙｋである。また・　　
ｈ ”）／　　＝（−Ｊ）　　・ＸＨであって、ここでＸｔ
、はに 復調器からの出力信号であり、ｄ　　は信号ｄ。

の２ピット周期シフトしたもので、ｄｋはｙｋの実数部
分の符号である。

本発明の具体例は、添付の図を参考にした例によって説
明される。

具体例 第１図にあるように本発明による回路は以下のものから
なる。

四位相復調器である復調器１０゜ （−ｊ＞’を掛けるモジュール１１かうなるプロセッサ
モジュール。この場合にはサンプル数である。

前記モジュール１１によって発送される信号ｙｋの実数
部分の符号を得るためのデシジョン回路１２゜クロック
レートエラー計算回路１３゜その後には、制御用のクロ
ック信号Ｈを送る修正回路１４が続く。

位相エラー計算用回路１５の９次には、位相エラー修正
信号を発送する修正回路１６が続く。

復調器１０は従来型の回位相状態復調器で、中間周波数
信号ｘ　（ｔ）またはマイクロウェーブ信号自体が直接
復調されるようになっている。そしてそれは、信号とし
ては２つに別れていく。一方は実数の経路を利用するも
ので、他方は虚数の経路を活用するものである。各経路
はそれぞれリング復調器３０（３１）、フィルタ３２（
３３）、アナログ／デジタル変換８［１１であるサンプ
リング回路３４（３５）から成る。

この復調器からの出力は信号Ｘｋで、実数成分がｘｋｏ
、虚数成分がＸｋｓ、つまり、Ｘｋ＝Ｃ・ Ｘ　Ｈ＋　Ｊ　Ｘ　ｋｓである。

この四位相復調器１０は、受信チエイン内部の同期回路
の位置をはっきりさせるために表示されている。

実数経路と虚数経路上の信号は、ビットレートＨで二進
化され、結果のサンプルは複素数と考えられる。

プロセッサモジュールはモジューロ−４カウンタ３６か
らなる。この後には（−ｊ）ｋの値を得るためのマルチ
プライヤ３７が続く。この、　ｋ （−」）　　の値は複素数マルチプライヤ３８に適用ｙ
ｋ　十ＪｙｋＳとなる。

Ｃ・ このようにしてプロセッサモジュールは、２つの経路を
往復する当該のサンプルｘｋを受信し、それから以下の
ものを生じる。

実数経路上にあってデシジョン変数を構成する有用なサ
ンプル（ｙ、０）の連続。

虚数経路上にあって位相とクロック同期の目的に役立つ
サンプル（ｙｋＳ）の連続。

・　　ｈ サンプルＸＨは、このようにして（−ｊ）　倍される。

ここでｋはビットレートで加算するモジュロ−４カウン
タによって生成される。乗算操作は論理回路からなるマ
ルチプライヤ３８によって行われる。

デシジョン回路１２は信号ｄｋを得るために利用される
。このｄｋはｙ、の実数部分の符号である。

またＶ（の符号はく差分符号解読によるエラー内に）伝
送された信号に関連したデシジョンを構成する。

回路２０、（２１）、２２．２３．２４は遅延回路で、
各回路は信号ｙＳ　　　　　Ｃ ｋ−１・ｙ　　　　、ｄ ｋ−１ｋ−１・ｄｋ−２を・ 信号ｙｋ”、Ｙｋｏ、ｄ　　、ｄ　　　から生み出ずｋ
　　　　　ｋ−ま ために１ビット周期の遅延を提供するものである。

遅延回路２３．２４及びデシジョン回路１２は、たとえ
ばＤタイプの双安定回路からなる。

Ｓ しかし、ｙ　　　　、ｙ　　　　、ｙｏに−１ｋ−１ｋ
−１を得る ための遅延回路２０，２１．２２は、それぞれｎ１ｌｌ
の並列のＤタイプの双安定回路からなる（ｎはコンバー
タ３４と３５によって送られる出力ビットの数に依存す
る数である）。

クロックレートエラーの計算回路１３は、加算装置３４
と乗算装置３４と乗算装置４ｏからなり、以下のＳ ようなりロックループｅｋ””　　”　　ｋ−１・（ｄ
＋ｄ）のエラー電圧の計算に利用されｋ　　　ｋ−２ る。

この電圧はフィルタ４１からなる修正回路１４に印加さ
れ、電圧制御された発振器４２（ＶＣＯ）があとに続く
。この発振器は、特に同期回路全体で利用される制御ク
ロック信号Ｈを生成する。

（−ｊ）’による複素数乗算を実行するためのモジュー
ル１１では、ｋはビット周波数クロックの各周期ごとに
増分される。この動作によって、すべてのデシジョン変
数が（ＢＰＳＫと同様に）実数経路に置かれる。たとえ
これらの変数が、乗算よりも先に瞬間２ｋＴで実数経路
に広がっていても、瞬間２（ｋ　＋　１）Ｔで虚数経路
に広がっていても、この動作が実行される。なおＴとは
ビット時間である。

この動作によってこれ以降の回路の複雑さが著しく減少
する。特に位相とりＯツクの同期回路が単純化される。

クロックサーボ制御ループは、よく知られた［ａｄｖａ
ｎｃｅ／ｒｅｔａｒｄＪ法を利用しテイル。しカシコの
回路は、（−ｊ）’の乗算のおかげで特に単純になって
いる。

位相エラー計算回路１５は、加算装置４４、減ｆ：４装
置４５、二つの乗算装＠４６と４７からなり、以下のよ
うに位相ループエラー電圧を計算する。

ｅｐ＝ｇＢｄ　　　−ｄ　　）ｙ　　　　＋ｄｋ　　　
　　ｋ−２ｋ　　　　ｋ−１ｋ−Ｉ・ｙ　ｋ−１この電
圧は修正回路１６に印加される。

なおこの回路は、フィルタ４８の後にＶＣ０４９を含み
、アナログ制御１１電圧を復調器１０に供給する。

１　＝ｇ（Ｔ）であって、Ｔはビット時間、！？　（１
）は信号が影響を受けるフィルタ動作の全インパルス応
答である。ｇ（ｔ）は偶数で、Ｎｙｑｕｉｓｔ基準を満
たしている（すなわち、ｋ＝ｏ、ｇ（０）＝１に対して
、ｙ（２ｋＴ）＝０）。

０ＱＰＳＫに対して、ｇ１χ０．５なので、ｅｐｋの値
を単純化することが可能である。この値は単なる追加で
ある。ＮＳＫに対しては、ｇ１上０．１３である。

第２図では、第１図と同じ項目については同じ参照番号
が使われている。

本発明回路の変形であるこの回路では、位相ループ修正
がサンプルされた信号で実行される。

このようにして、位相エラー電圧ｅｋｐは、前と同様に
フィルタ４８に印加される。しかしその出力はデジタル
積分装置５０に接続されており、該積分装置は第２の複
素数乗算装置５２にかがるｅ−ｊφを計算するために回
路５１に値φを供給する。なお複素数乗算装置５２は、
上述の第１の複素数乗環装Ｗ１３８の出力に接続されて
いる。

発振器回路４９はもはやフィルタ４８に接続されておら
ず、それでもう電圧制御がなされておらず、またこうし
て復調装置１０に接続されたシンセサイザを構成する。

当然なことながら、本発明は特定の例を使って説明され
提示されているのであり、類似の成分や部品に交換して
も、発明の領域を越えることにはならない。

【図面の簡単な説明】

第１図は本発明による回路図のブロック図で、第２図は
本発明による変形回路のブロック図である。 １０・・・・・・復調器、１１・・・・・・モジュール
、１２・・・・・・デシジョン回路、１３・・・・・・
クロックレートエラー回路、１４・・・・・・修正回路
、１５・・・・・・位相エラー計算用回路。

Claims (8)

【特許請求の範囲】
1. （１）オフセット四分割位相シフトキーイング用の同期
   回路であつて、４位相復調装置と、プロセシングモジュ
   ールと、位相エラー計算回路とを含み、該計算回路の後
   に位相エラー修正信号を発送する位相修正回路が続く回
   路。
2. （２）位相ループエラー電圧がｅ＾ｐ＿ｋ＝ｇ１（ｄ＿
   ｋ＿−＿２−ｄ＿ｋ）ｙ＾ｃ＿ｋ＿−＿１＋ｄ＿ｋ＿−
   ＿１・ｙ＾ｓ＿ｋ＿−＿１であって、ここでｙ＿ｋ＿−
   ＿１はｙ＿ｋを１ビット時間シフトしたのに等しく、ま
   たｙ＿ｋ＝（−ｊ）＾ｋ・ｘ＿ｋ＝ｙ＿ｋ＾ｃ＋ｊｙ＾
   ｓ＿ｋ＿−＿１であって、ｘ＿ｋは復調器からの出力信
   号で、ｋ＿ｋ＿−＿２とｄ＿ｋ＿−＿１はそれぞれ信号
   ｄ＿ｋを２ビット周期および１ビット周期シフトしたも
   のであり、ｄ＿ｋはｙ＿ｋの実数経路の符号で、さらに
   ｇ１＝ｇ（Ｔ）であって、ここでＴはビット周期で、ｇ
   （ｔ）は信号が影響を受けるフィルタ動作の全インパル
   ス応答である請求項１に記載の回路。
3. （３）位相ループエラー電圧が、復調器にアナログ制御
   を提供するためにフィルタを経由して、電圧制御された
   発振器（ＶＣＯ）に印加される請求項２に記載の回路。
4. （４）位相ループエラー電圧が、フィルタ、信号φを発
   送するデジタル積分装置、及びｅ＾−＾ｊ＾φを計算す
   るための回路を介して乗算装置に印加される請求項２に
   記載の回路。
5. （５）プロセッシングモジュールが（−ｊ）＾ｋを乗算
   するためのモジュールを含む請求項１に記載の回路。
6. （６）ブロセシングモジュールが、（−ｊ）＾ｋを乗算
   するための前記モジュールによつて発送される信号ｙ＿
   ｋの実数経路の符号を得るためのデシジョン回路を含む
   請求項５に記載の回路。
7. （７）クロックエラー計算回路を含み、かつ制御クロッ
   ク信号Ｈを発送する修正回路がその後に続いている請求
   項１に記載の回路。
8. （８）クロックループエラー電圧がｅ＿ｋ＾ｒ＝−ｙ＾
   ｓ＿ｋ＿−＿１・（ｄ＿ｋ＋ｄ＿ｋ＿−＿２）に等しく
   、ここでｙ＾ｓ＿ｋ＿−＿１はｙ＿ｋ＿−＿１の虚数部
   分で、ｙ＿ｋ＿−＿１はｙ＿ｋを１ビット周期シフトし
   たものであり、またｙ＿ｋ＝（−ｊ）＾ｋ・ｘ＿ｋであ
   つて、ここでｘ＿ｋは、復調器からの出力信号で、ｄ＿
   ｋ＿−＿２は信号ｄ＿ｋを２ビット周期だけシフトした
   ものであり、またｄ＿ｋはｙ＿ｋの実数部分の符号であ
   る請求項１に記載の回路。