JPH01269137A - 割り込み制御回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明はマイクロコンピュータの割り込み制御回路に関
するものである。

従来の技術 従来マイクロコンピュータの割り込み制御回路は、外部
より割り込み信号が入力されると、割り込み信号と実行
中の割り込みを比較し割り込み信号が実行中の割り込み
と比べ、優先順位が高い場合に中央演算処理装置（以下
ＣＰＵという）に割り込み要求信号を出力する。

ｃｐｔｙが割り込み要求信号を受け５割り込みを受け付
けると割り込み制御回路への応答として、ＣＰＵは割り
込み受付信号を割り込み制御回路に返信する。

その後、再びＣＰＵは割り込み制御回路に割り込み処理
先頭番地を読み込むための同期信号を送信する。割り込
み制御回路１ｃＰＵから送られて来た割り込み処理先頭
番地を読み込むための同期信号を受信すると、その信号
に同期して、あらかじめ設定されている割り込み処理先
頭番地をデータバスに出力する。

ＣＰＵはデータバスに出力されたデータを割り込み処理
先頭番地として受け堰り、割り込み処理を開始する（例
えば、「マイコンの割り込み処理技術」北原拓屋著総合
電子出版社Ｐｅｚ〜Ｐ７０）。

発明が解決しようとする課題 しかしながら上記のような構成では、高速の多重割り込
み処理を行なう際に、優先順位の低い割り込み信号が入
力されてＣＰＵが割り込み処理の準備（プログラムカウ
ンタなどの退避）中に優先順位の高い割り込み信号が入
力された場合は、先に入力された優先順位の低い割り込
み処理に一度入ってから次に優先順位の高い割り込みを
受け付けることになり、結果的に優先順位の高い割り込
み処理が始まるまでに長い時間がかかるという欠点があ
った。

本発明は上記課題に鑑み、多数の割り込み信号が入力さ
れた場合に、優先順位の高い割り込みにおいて、直前に
優先順位の低い割り込みが入力された場合等においても
割り込み信号が入力されてからＣＰＵが割り込み処理を
始めるまでの処理ステップを短縮することができ、その
結果、゛優先順位の高い割り込み処理を高速に処理する
割り込み制御回路を提供するものである。

課題を解決するための手段 上記した課題を解決するために本発明の割り込み制御回
路は、少なくとも１個の割り込み入力用の端子と内部処
理に同期した内部処理同期信号と割り込み処理の先頭番
地を読み込むタイミングをとるための読み出し信号と割
り込み処理の終了時に割り込みに対応した割り込み処理
終了信号とを出力する端子を有するＣＰＵと、ＣＰＵの
割り込み入力端子数より多い複数の割り込み信号が入力
可能で割り込み信号が入力されると対応したビットがセ
ットされ割り込みがＣＰＵに受け付けられるとリセット
される割り込み要求レジスタと、割り込みがＣＰＵに受
け付けられると対応したビットがセットされ、ＣＰＵが
割り込み処理を終了するとＣＰＵより出力される割り込
み終了信号により対応するビットがリセットされる割り
込み処理記憶レジスタと、各割り込み信号の優先順位を
記憶可能な優先順位記憶回路と１割り込み要求レジスタ
及び割り込み処理記憶レジスタの出力に優先順位記憶回
路の出力に従って各ビットに優先順位を持たせ優先順位
が与えられた割り込み要求レジスタの出力と優先順位を
与えられた割り込み処理記憶レジスタの出力を比較選択
し１割り込み要求レジスタの出力が割り込み処理記憶レ
ジスタの出力より優先順位が高い場合に限り割り込み要
求レジスタの最も優先順位の高いビットに対応する出力
を選択信号として出力する選択回路と、ＣＰＵより出力
される内部処理同期信号を受け、ＣＰＵと同期をとるだ
めの割り込み処理同期信号を発生する割り込み処理同期
信号発生回路と１選択回路の出力である選択信号を割り
込み処理同期信号発生回路より出力される割り込み処理
同期信号によりラッチし１選択同期信号を出力するラッ
チ回路と１割り込み信号に対応した割り込み処理先頭番
地をＣＰＵより変更可能でラッチ回路の出力に従い割り
込み処理先頭番地を選択しＣＰＵより出力される読み出
し信号を受け割り込み処理先頭番地ＩｃＰＵへ出力する
ペクタアドレステーブルと、ラッチ回路より出力される
選択同期信号に対応する割り込み要求レジスタのビット
のリセット及び割り込み処理記憶レジスタのビットのセ
ットをＣＰＵより出力される読み出し信号を受けて行な
うセットリセット回路と、ラッチ回路が選択同期信号を
出力するのに同期してＣＰＵへ割り込み要求信号を出力
する割シ込み要求信号発生回路とを具備したものである
。

作用 本発明は上記した構成によって、割シ込み処理同期信号
によシラッチ回路でラッチを行ないＣＰＵと同期をとる
ことにより、割り込み要求信号をＣＰＵに出力後も、ペ
クタアドレステーブルで常に最優先の割り込み処理の先
頭番地を選択することが可能となる。従って、優先順位
の低い割シ込み信号が入力されＣＰＵが割り込み処理の
準備（プログラムカウンタなどの退避）中に優先順位の
高い割り込み信号が入力された場合に、優先順位の低い
割り込み信号がＣＰＵに受理されるより前に優先順位の
高い割シ込み信号がＣＰＵに受理される。すなわち、優
先順位の高い割シ込み信号においては、割シ込み信号が
発生してから割シ込み処理が始まるまでの時間を、非常
に短くすることができる。

実施例 以下本発明の第１の実権例の割シ込み制御回路について
、図面を参照しながら説明する。

第１図は、本発明の割り込み制御回路の第１の実施例を
示すブロック図である。第１の実施例ではｎ個の割り込
みを受け付けることの可能な割り込み制御回路を示した
。

第１図において、１人はＣＰＵ、太線１Ｂはｃｐｔｙ１
ムと外部回路間のバス、１１は割り込み信号に対応する
ビットがセットされる割り込み要求レジスタ、１７はＣ
ＰＵ１ムで現在実行されている割り込み処理に対応する
ビットが一二ソトされる割り込み処理記憶レジスタ、１
２は各割り込みに対応する１き換え可能な優先順位を記
憶しておく優先順位記憶回路、１３は割り込み要求レジ
スタ１１及び割り込み処理記憶レジスタ１７の出力を優
先、′［位記憶回路１２の出力に従って両しジスｆの出
力の各ビットに優先順位を付けて比較を行ない１割り込
み要求レジスタ１１の出力が優先順位が高い場合にラッ
チ回路に選択信号を出力する選択回路、１８はＣＰＵ１
ムより内部処理同期信号を受けてｃｐｔｚムがレジスタ
を読み出すのを避けて割り込み処理同期信号を出力する
割り込み処理同期信号発生回路、１６は選択回路１３よ
り出力される選択信号を割り込み処理同期信号発生回路
１８より出力される割り込み処理同期信号によりラッチ
を行ない出力するラッチ回路、１６はラッチ回路１６か
ら出力される選択同期信号を受けて割り込み要求信号ｆ
ＯＰ　Ｕ　１人へ出力する割り込み要求信号発生回路、
１９は割り込み処理の先頭番地がセットされた複数のレ
ジスタからなり、ラッチ回路１６の出力によりそのレジ
スタの中から該当するものが選択され、ＣＰＵ１ムの読
み出し信号により読み出されるペクタアドレステーブル
、１４はＣＰＵ１ムより読み出し信号を受け、ペクタア
ドレステーブル１９内の選択されたレジスタが０ＰＵ１
ムに読み出されるのに同期して、そのレジスタに対応す
る割り込み要求レジスタ１１のビットをリセットし、割
り込み処理記憶レジスタ１７のビットをセットするセッ
トリセット回路である。

ｎ個の割り込み信号を割り込み１から割り込みｎまでと
いう名前とし、動作の説明を行なう。

まず始めに、ＣＰＵ１ムは優先順位記憶回路１２には各
割り込みの優先順位金、ベクタアドレステーブル１９に
は各割り込みの割り込み処理先頭番地をバス１Ｂを介し
て一般的なメモリアクセスと同様に書き込み、初期設定
する。この実施例では割り込み優先順位を割り込み信号
１が最優先とし、次に割り込み信号２．・・・・・・割
り込み信号ｎの順に設定している。

以上の初期設定終了後１割り込み信号が入力されると１
割り込み要求レジスタ１１の対応するビットがセットさ
れる。割り込み要求レジスタにセットされた割り込み信
号に対応するビットの出力信号は次段の選択回路１３へ
出力される。ここで、割り込み処理記憶レジスタ１７全
てのビットがセットされていない（ＣＰＵ１ムが割り込
み処理をしていない状態）状態では、割り込み要求レジ
スタ１１にセットされている割り込みの中で、最も優先
順位の高いものが選択信号として出力される。

割り込み要求レジスタ１１にセットされている割り込み
の中で、割り込み３が最も優先順位が高かったとすると
、選択回路１３より割り込み３に対応する選択信号がラ
ッチ回路１６へ出力される。

ラッチ回路１６は割り込み処理同期信号発生回路１８か
ら出力される割り込み処理同期信号により。

選択回路１３より出力された割り込み３に対応する選択
信号がラッチされる。ラッチ回路１６の出力信号は割り
込み要求信号発生回路１６とセットリセット回路１４と
ペクタアドレステーブル１９へ出力されており、ラッチ
回路１６より割り込み３に対応する選択同期信号が出力
されると、割り込み要求信号発生回路１６より割り込み
要求信号がＣＰＵＩＡに出力されると共に、ベクタアド
レステーブル１９内の割り込み３に対応する割り込み処
理先頭番地が選択される。ここでＣＰＵ１人は割り込み
処理を開始する準備（プログラムカウンタなどの退避）
に入り、準備が終了するどベクタアドレステーブル１９
内の選択された割り込み処理先頭番地を読み出す。それ
に同期して、セットリセット回路１４によって割り込み
３に対応した割り込み要求レジスタ１１のビットがリセ
ットされ５割り込み処理記憶レジスタ１７のビットがセ
ットされる。

以上と異なる場合として、割り込み要求信号発生回路１
６より１割り込み要求信号が出力されてからＣＰＵ１ム
がベクタアドレステーブル１９内の選択された割り込み
処理先頭番地を読み出すより前に、割り込み３より優先
順位の高い割り込み信号が割り込み要求レジスタ１１へ
入力されると、ＣＰＵ１ムと同期を保ちながら、最も早
い処理タイミングでベクタアドレステーブル１９内の割
り込み処理先頭番地の選択を優先順位の高い割り込みに
対応させる。

今ここで例えば、割り込み２が、０ＴＪＵ１ムに受け付
けられたとすると、セットリセット回路−１４によって
割り込み処理記憶レジスタ１７の割り込＋２に対応する
ビットがセットされ５割り込み要求レジスタ１１の割り
込み２に対応するビットがリセットされる。割り込み３
に対応する割り込み要求レジスタ１１０ピツトハセツト
されたままとなる。

ＣＰＵ１ムが割り込み２に対応する割り込み処理を終了
すると、ＣＰＵ１ムは割り込み２に対応する割り込み終
了信号を出力して１割り込み処理記憶レジスタ１７のビ
ットをリセットする。割り込み２に対応する割り込み処
理記憶レジスタ１７のビットがリセットされると、選択
回路１３は。

割り込み要求レジスタ１１にセットされていた割り込み
３を再び選択し、前述した過程を経て１割り込み要求信
号発生回路１６がＣＰＵＩＡに割り込み要求信号を出力
し、ＣＰＵ１ムが割り込み処理の準備に入る。この準備
中に１割り込み３より優先順位の高い割り込み信号が割
り込み要求レジスタ１１に入力されなければ、割り込み
３がＣＰＵＩＡに受け付けられ（ＣＰＵＩＡはベクタア
ドレステーブル１９内の選択されている割り込み３に対
応する割り込み処理先頭番地を読み出し、割り込み３に
対応する割り込み処理を始める。）。

セットリセノ）回路１４によって割り込み処理記憶レジ
スタ１７の割り込み３に対応するビットがセットされ、
割り込み要求レジスタ１１の割り込み３に対応するビッ
トがリセットされる。

その後、ＣＰＵＩＡが割り込み３の割り込み処理を実行
中に、割り込み３より優先順位の高い割り込み信号１が
割り込み要求レジスタ１１に入力されたとすると、割り
込み要求レジスタ１１の割り込み１に対応するピットが
セットされ、前述した様に選択回路１３で優先順位を比
較し、ラッチ回路１６でラッチされるという動作を経て
、割り込み要求信号がＣＰＵＩＡへ出力される。この割
り込み要求信号を受けてＣＰＵ１ムは割り込み３の割り
込み処理を中断し、割り込み処理の準備後。

ベクタアドレステーブル１９内の選択された割り込み１
に対応する割り込み処理先頭番地を読み出し１割り込み
処理１に対応する割り込み処理を開始する。それと同期
して、割り込み１に対応する割り込み処理記憶レジスタ
１７０ビツトがリセットされ、割り込み１に対応する割
り込み処理記憶レジスタ１７０ビツトがリセットされる
。割り込み処理を終了するとＣＰＵ１ムは割り込み１に
対応する割り込み終了信号を出力して、割り込み処理記
憶レジスタ１７のピットをリセットする。

ＣＰＵ１ムは引き続き割り込み３に対応する割り込み処
理を始めて、処理の終わりに割り込み信号３に対応する
割り込み終了信号を出力し割り込み処理記憶レジスタ１
７の対応するビットをリセットする。

以上の動作を割り込み要求レジスタ１１のセットされて
いるビットがなくなるまで繰返す。

以上のように本実施例によれば１割り込み処理同期信号
によりラッチ回路でラッチを行ないＣＰＵと同期をとる
ことにより１割り込み要求信号をＣＰＵに出力後も、ペ
クタアドレステーブルで常に最優先の割り込み処理の先
頭番地を選択することが可能となる。従って、多重割り
込みにおいて、優先順位の低い割り込み信号が入力され
ＣＰＵが割り込み処理の準備（プログラムカウンタなど
の退避）中に優先順位の高い割り込み信号が入力された
場合に、優先順位の低い割り込み信号がＣＰＵに受理さ
れるより前に優先順位の高い割り込み信号がＣＰＵに受
理される。すなわち、優先順位の高い割り込み信号にお
いては、割り込み信号が発生してから割り込み処理が始
まるまでの時間を、非常に短くすることができる。

次に、本発明の第２の実施例について図面を参照しなが
ら説明する。

第２図は優先順位記憶回路１２と１選択（ロ）路１３の
具体構成例を示すもので、２１１１゜２１１２、・・・
・・・２１１ｎは各割り込みに対応する優先順位を記憶
しておくレジスタ、２１１はレジスタ２１１１．２１１
２、−・・・−２１Ｉ　ｎに割り込み優先順位を書き込
むためのクロック信号バス。

２１２はバス２１１より送られて来る優先順位をレジス
タ２１１１，２１１２．・・・・・・２１１ｎにそれぞ
れ書き込むだめのバス、２２３１．２２３２゜・・・・
・・２２３ｎは割り込み処理記憶レジスタ１７のピット
にそれぞれ対応し、割り込み処理記憶レジスタ１７の出
力が入力信号として入力される信号線、２２４１．２２
４２　、・・・・・・２２４ｎは割り込み要求レジスタ
１１のビットにそれぞれ対応し、割り込み要求レジスタ
１１の出力が入力信号として入力される信号線、２２１
１１．２２１１２゜・・・・・・２２１　１　　ｎ、　
２２１　２１　．２２１　２２　　、・・・・・・２２
１２ｎ、　２２１ｎ１　．２２Ｉｎ２．・・・・・・２
２１　ｎｎはレジスタ２１１１，２１１２．・・・・・
・２１１ｎの出力を受けて、信号線２２３１　。

２２３２、・・・・・・２２３ｎより入力される割り込
み処理記憶レジスタ１７の出力をマスクまたは反転して
出力するＮＡＮＤゲート、２２１１，２２１２゜・・・
・・・２２１ｎはＨＡＮＤゲート２２１１１゜２２１１
２、・・・・・・２２１１ｎ、２２１２１，２２１２２
゜−・・−・・２２１２ｎ、２２１　、ｎｌ　、２２１
　ｎ２、−川−・２２１　ｎｎの出力を第２図のように
それぞれ受けて次段へ出力するＡＮＤゲート、２２２１
２　、・・・・・・２２２１ｎ、２２２２１　、・・・
・・・２２２２ｎ。

２２２ｎ１．２２２ｎ２・・・−・はムＮＤゲート２２
１１．２２１２．・・・・・・２２１ｎの出力をマスク
または反転して出力するＮＡＮＤゲート、２２２１．２
２２２．−−−−・・２２２ｎ［ＮＡＮＤゲート２２２
１２　、・・・・・・２２２１　ｎ、２２２２１　。

・・・・・・２２２２ｎ、２２２ｎ１　．２２２ｎ２・
・・・・・とム　ＮＤ　　ゲ　−　ト　２２１　　１　
　　、　２２１　　２　、−・・−・−２２１ｎの出力
′ｆ、第２図のようにそれぞれ受けて次段に出力するＡ
ＮＤゲート、２２５１．２２５２　、・・・・・・２２
５ｎｉｊ　ム　ＮＤ　　ゲー　）２２２１　　．２２２
２．−−−・・・２２２ｎの出力全ランチ回路１６へ出
力する信号線である。

次に第２図の動作を説明する。−例として１割り込み信
号１金最優先とし１次に割り込み信号２、・・・・・・
割り込み信号ｎの順に優先１■位を設定する場合、レジ
スタ２１１１　、２１１２、−−−−−−２１　Ｉ　ｎ
の設定例を以下に示す。割り込み信号１に対応するレジ
スタ２１１１ｉｊ、割り込み信号１が入力され割り込み
要求レジスタ１１の対応するビットがセットされている
時、または、割り込み処理記憶レジスタ１７の対応する
ビットがセットされている時は５割り込み信号１以外の
割り込みを全てマスクしなければならない。この場合に
は全てのビットを１（１にすることにより、第２図１３
内の対応するＨＡＮＤゲートはインバータと考えること
ができ、１が入力されたＮＡＮＤゲートの他の入力信号
は反転してＮＡＮＤゲートより出力信号として出力され
る。）にセットする。割り込み、信号２に対応するレジ
スタ２１１２ば１割り込み信号２が入力され割り込み処
理記憶レジスタ１７の対応するビット、または１割り込
み要求レジスタ１１の対応するビットがセットされてい
る場合。

割り込み信号２より優先順位が高い割り込み信号（この
場合割り込み信号１のみ）以外全てマスクしなければな
らない。この場合、優先順位が高い割り込みに対応する
ピッＨ−ｏ（ｏにすることにより、第２図１３内の対応
するＨＡＮＤゲートの出力は１となり、Ｏが入力された
ＮＡＮＤゲートの他の入力信号は無関係になる。）にセ
ットし。

その他のど、ｙ［ｒ全て１にセットする。その他のレジ
スタも同様にセットし、最後に優先１１＠位の一番低い
割り込み信号ｎは、レジスタ２１１ｎの割り込み信号ｎ
に対応するビットを１にセットし、その他のレジスタ２
１１ｎのビットを全てＯにセットする。

以上のように、優先順位記憶回路１２内のレジスタを設
定したため、選択回路１３内の全てのＨＡＮＤゲートは
優先順位記憶回路１２内のレジスタの出力の対応するビ
ットに従い、０にセットされたビットに対応するＮＡＮ
Ｄゲートはないものと考えることができ、１にセットさ
れたビットに対応するＨＡＮＤゲートＵ他の入力線を反
転して出力するインバータとして考えることができる。

（例えばＮＡＮＤゲート２２１１１では、信号線２２３
１より入力される信号を反転してムＮＤゲート２２１１
へ出力するインバータと考えることができる。）よって
、割り込み信号２が割り込み要求レジスタ１１に入力さ
れたとすると、信号線２２４２より入力され、他の割り
込みがない場合はムＮＤゲート２２１２を通ってＮＡＲ
Ｄゲート２２２１２、−・−・−２２２ｎ２、ムＮＤゲ
ート２２２２へ出力される。ムＮＤゲート２２２２は次
段のラッチ回路１６へ出力する。ここで割り込み優先順
位の低い割り込みｎが入った場合は、ムＮＤゲ・−ト２
２１２を通ってＨＡＮＤゲート２２２１　ｎ　、２２２
２ｎ　、−・−・、ムＮＤゲート２２２ｎへ出力される
が、ＨＡＮＤゲート２２２ｎ２の出力が０になっている
ためムＮＤゲ−）２２２ｎより１を出力することはない
。逆に、割り込み優先順位の高い割り込み１が入力され
た場合は、ムＮＤゲート２２１１を通ってＮＡＮＤゲー
ト２２２２１、−−−−・・２２２ｎ１　、ＡＮＤゲー
ト２２２１へ入力され１次段のラッチ回路１６へ出力す
る。この時、ＮＡＮＤゲート２２２２１の出力Ｈｏを出
力し、それを受けてＡＮＤゲート２２２２は次段のラッ
チ回路１６へ１を出力することはなくなる。

割り込み処理記憶レジスタ１７に割り込みがセットされ
ている場合は１例えば割り込み２がセットされていたと
すると信号線２２３２より入力して５割り込み２がセッ
トされている間はムＮＤゲート２２１２．・・・・・・
２２１ｎｉｄ全てＯを出力し、割り込み１以外の割り込
み要求レジスタ１１からの出力をマスクする。

従って、優先順位記憶回路１２と選択回路１３とで、各
割り込みに優先順位を付加し、優先順位の最も高い割り
込み全選択したことになる。

以上のように、第２の実施例は第１図における優先順位
記憶回路と選択回路を、ＡＮＤゲートとトムＮＤゲート
とレジスタで構成することにより、簡単な回路構成で、
確実に動作を保証することができる。

次に、本発明の第３の実施例について図面を参照しなが
ら説明する。第３図はベクタアドレステーブル１９の具
体構成例を示すブロック図である。

第３図において、３１１，３１２．・・・・・・３１ｎ
は割り込み処理の先頭アドレスの必要ビット数（この例
ではｍビットとする）だけのデータ長を有し。

ＣＰＵＩムより割り込み処理先頭アドレスを書き込むこ
とができるｎ個のレジスタ、３３１１　。

３３２１　、・・・・・・３３ｎ１はラッチ回路１６の
該当する出力をそれぞれ入力する信号線、３２１゜３２
２、・・・・・・３２２ｎはレジスタ３１１，３１２゜
・・・・・・３１Ｈのビットと対応し、ラッチ回路１６
の出力を信号線３３１１．３３２１　、・・・・・・３
３ｎ１を介して入力し、レジスタ３１１，３１２．・・
・・・・３１ｎからの出力を開閉するｍ個の３ステ一ト
バツフア群、３４１はＣＰＵ１人より出力される読出し
信号が入力される信号線、３４はＣＰＵ１ムより出力さ
れる読み出し信号によって３ステ一トバツフア群３２１
．３２２．・・・・・・３２ｎの出力をそのままバス３
４２へ出力したりバス３４２と切り放すｍ個の３ステ一
トバツフ１群である。

第３図の動作を説明する。割り込み処理先頭アドレスが
書き込まれたレジスタ３１１，３１２゜・・・・・・３
１Ｈの出力は１例えば割り込み２に対応する選択同期信
号がラッチ回路１６より出力されたとすると、信号線３
３２１より選択同期信号が入力され３ステ一トバツフア
群３２２が選択されるので３ステ一トバツフア群３２２
は入力をそのまま出力するので、レジスタ３１２に書き
込まれている割り込み処理先頭番地が３ステ一トバツフ
１群３４の入力として選択される。それと同期して、割
り込み要求信号発生回路１６よりＣＰＵ１ムへ割り込み
要求信号が出力されている。ＱＰＵＩムは割り込み処理
の準備を終えると読出し信号を出力し、信号線３４１よ
り読出し信号が入力される。

それにより、３ステ一トバツフア群３４は入力をそのま
ま出力し、バス３４２よりＣＰＵ１ムへ割り込み処理先
頭番地が出力されｃｐｔｚムはその処理先頭番地から割
り込み処理を始める。

従って、第３図の実施例は第１図におけるペクタアドレ
ステーブルを、３ステ一トバツフア群とレジスタで構成
することにより、簡単な回路構成で、確実に動作を保証
することができる。

次に、本発明の第４の実施例について図面を参照しなが
ら説明する。第４図は割り込み要求レジスタ１１の具体
構成例を示すブロック図である。

第４図において、４１１．４１２．・・・・・・４１ｎ
は割り込み信号により対応したものがセットされ。

セットリセット回路の出力を受けて対応するものがリセ
ットされるＲ−８フリツプフロツプ、４２１　．４２２
、−−−−−・４２ｎｌｄムＮＤゲート。

４３１．４３２、−・・・−・４３ｎＦｉインバータ。

４２１１．４２２１　、＝・・−・４２ｎ１は割り込み
信号が入力される信号線、４１１１，４１２１．・・・
・・・４１ｎ１はセットリセット回路の出力が入力され
る信号線、４１１２　、４１２２　、・＝・４１　ｎ２
はＲ−８フリップフロップ４１１，４１２．・・・・・
・４１ｎの出力を選択回路１３へ出力する信号線である
。

次に第４図の実施例の動作を説明する。割り込み信号が
信号線４２１１．４２２１　、・・・・・・４２ｎ１よ
り入力されると、信号線４１１１，４１２１゜・・・・
・・４１ｎ１に入力がない場合（１以外の時）ＡＮＤゲ
ート４２１．４２２、−・・−・・４２ｎを介してＲ−
８フリップフロップ４１１，４１２．・・・・・・４１
Ｈの対応するものがセットされる。また、セットリセッ
ト回路１４よりリセット用の信号が信号線４１１１，４
１２１．・・川・４１ｎ１より入力されると、Ｒ−３フ
リップフロップ４１１，４１２゜・・・・・・４１Ｈの
対応するものがリセットされる。

ＡＮＤゲート４２１．４２２、−・−・−４２ｎと、イ
ンバータ４３１，４３２．・・印・４３ｎは１割り込み
信号とセットリセット回路１４よりリセット用の信号が
同時に入って来た場合に、リセット用の信号を優先する
ように働く。

従って、第４図の実施例は第１図における割り込み要求
レジスタを、ＡＮＤゲートとインバータとＲ−８フリツ
プフロツプで構成することにより、極めて簡単な回路構
成で、確実に動作を保証することができる。

次に、本発明の第６の実施例について図面を参照しなが
ら説明する。第６図は割り込み処理記憶レジスタ１７の
具体構成例を示すブロック図である。第６図において、
５１１，６１２．・・・・・・６１ｎはＲ−Ｓフリップ
フロップ、５２１．５２２　、・・・・・・５２ｎばム
ＮＤゲート、６３１　．５３２　、・・・・・・５３ｎ
はインバータ、６２１１．５２２１　、・・・・・・５
２ｎ１［セットリセット回路１４の出力が入力される信
号線、５１１１，５１２１　、・・・・・・６１ｎ１は
ＣＰＵ１ム二す割り込み終了信号が入力される信号線、
５１１２，５１２２．−・−−−−５１ｎ１はＲ−Ｓフ
リップフロップ５１１，５１２．・・・・・・５１Ｈの
出力を選択回路１３へ出力する信号線である。

なお、第４図の実施例と同様な動作であ、るので。

動作説明は省略する。

従って、第６図の実施例は第１図における割り込ミ処理
記憶レジスタを、ＡＮＤゲートとインバータとＲ−Ｓフ
リップフロップで構成することにより、極めて簡単な回
路構成で、確実に動作を保証することができる。

次に１本発明の第６の実施例について図面を参照しなが
ら説明する。第６図はセットリセット［回路１４の具体
構成例を示すブロック図である。第６図において、６１
．６２．・・・・・・６ｎは３ステートバツフア、６１
１．８２１　、・・・・・・６ｎ１はラッチ回路１６の
出力を入力する信号線、６１２゜６２２、・・・・・・
６ｎ２は割り込み要求レジスタ１１のリセット及び割り
込み処理記憶レジスタ１７のセットを行なう信号を出力
する信号線、６＆はＣＰＵ１人より読出し信号を受けて
３ステートバツフアを開閉する信号を入力する信号線で
ある。

次に第６図の実施例についてその動作の説明をする。信
号線６１１．６２１　、・・・・・・６ｎ１から入力さ
れているランチ回路１６の出力である選択同期信号Ｑ、
ＣＰＵ１ムより出力される読出し信号を信号線６１Ｌよ
り入力し、３ステートバツフア６１．６２．・・・・・
・６ｎは入力をそのまま出力し、信号線８１２，６２２
．・・・・・・６ｎ２より割り込み要求レジスタ１１と
割り込み処理記憶レジスタ１７へ出力する。

従って、第６図の実施例は第１図におけるセットリセッ
ト回路を、３ステートバツフアで構成することにより、
極めて簡単に回路構成を実現することができる。

なお実施例では、割り込み信号１を最も優先順位の高い
割り込み信号とし１割り込み信号２ヲ２番目に優先順位
の高い割り込み信号とし、割り込み信号ｎを優先順位の
最も低い割り込みとしたが。

各信号の優先順位は優先順位記憶回路１２により自由に
選択することができる。

また、各構成ブロックの割り込み要求レジスタ。

優先順位記憶回路２選択回路、セットリセット回路１割
り込み処理記憶レジスタ、ベクタアドレステーブルは実
施例以外にも構成でき、実施例のみに本発明が限定され
るものではない。

発明の効果 以上のように、優先順位の低い割り込み信号が入力され
ＣＰＵが割り込み処理の準備（プログラムカウンタなど
の退避）中に優先順位の高い割り込み信号が入力された
場合でも、優先順位の低い割り込み信号がＣＰＵに受理
されるより前に優先順位の高い割り込み信号がＣＰＵに
受理されるので、多重割り込みにお−いて、優先順位の
高い割り込み信号は割り込み信号が発生してから割り込
み処理が始まるまでの時間を、非常に短くすることがで
きる。

特に１割り込み機能は比較的能力が低いが高速の演算処
理がＯｒ能であるＣＰＵの割り込み処理回路としては最
適のものであり、ＣＰＵと同期を取りつつ高速多重割り
込み信号処理が可能となり。

絶大な効果を発揮する。

また、パン久切り換え機能を有するＣＰＵと同期をとり
高速多重割り込み処理を行なうことにより、バンク切り
換え機能を有するＣＰＵの機能を最大限に引き出すこと
ができる。

そのうえ１選択回路が比較的容易な回路構成となってい
るので、制御を行なう割り込み信号数を増加しても容易
に対応することが可能で拡張性が高い。

【図面の簡単な説明】

第１図は本発明の一実施例における割り込み制御回路の
ブロック図、第２図は第１図の優先順位記憶回路９選択
回路の具体構成例のブロック図、第３図は第１図のベク
タアドレステーブルの具体構成例のブロック図、第４図
は第１図の割り込み要求レジスタの具体構成例のブロッ
ク図、第６図は第１図割り込み処理記憶レジスタの具体
構成例のブロック図、第６図は第１図のセントリセット
回路の具体構成例のブロック図である。 １１・・・・・・割り込み要求レジスタ、１２・・・・
・・優先順位記憶回路、１３・・・・・・選択回路、１
４・・・・・・セットリセット回路、１６・・・・・・
割り込み要求信号発生回路、１６・・・・・・ラッチ回
路、１７・・・・・・割り込み処理記憶レジスタ、１８
・・・・・・割り込み処理同期信号発生回路、１９・・
・・・・ペクタアドレステーブル。 １　人・・・・・・ＣＰＵ 代理人の氏名　弁理士　中　尾　敏　男　ほか１名−蒼
コくＡ＝ね 第２図 第３図 １　　　　　　　　　　　　　　　　　　　　　　　　
　　　　　　　　］］Ｌ―−−脚−−嘲□輸輪−Ｕ 第４図 第５１Ａ １　　　　　　　　　　　　　　　　　　　　　　　　
　　　　　　　　　　　　　　　　　　　　　　　　　
　　、、−Ｊ第６図

Claims (1)

【特許請求の範囲】
1. 　少なくとも１個の割り込み入力用の端子と内部処理に
   同期した内部処理同期信号と割り込み処理の先頭番地を
   読み込むタイミングをとるための読み出し信号と割り込
   み処理の終了時に割り込みに対応した割り込み処理終了
   信号とを出力する端子を有するＣＰＵと、前記ＣＰＵの
   割り込み入力端子数より多い複数の割り込み信号が入力
   可能で割り込み信号が入力されると対応したビットがセ
   ットされ割り込みが前記ＣＰＵに受け付けられるとリセ
   ットされる割り込み要求レジスタと、割り込みが前記Ｃ
   ＰＵに受け付けられると対応したビットがセットされ前
   記ＣＰＵが割り込み処理を終了すると前記ＣＰＵより出
   力される割り込み終了信号により対応するビットがリセ
   ットされる割り込み処理記憶レジスタと、各割り込み信
   号の優先順位を記憶可能な優先順位記憶回路と、前記割
   り込み要求レジスタ及び前記割り込み処理記憶レジスタ
   の出力に前記優先順位記憶回路の出力に従って各ビット
   に優先順位を持たせ、優先順位が与えられた前記割り込
   み要求レジスタの出力と優先順位を与えられた前記割り
   込み処理記憶レジスタの出力を比較選択し、前記割り込
   み要求レジスタの出力が前記割り込み処理記憶レジスタ
   の出力より優先順位が高い場合に限り、前記割り込み要
   求レジスタの最も優先順位の高いビットに対応する出力
   を選択信号として出力する選択回路と、前記ＣＰＵより
   出力される内部処理同期信号を受け、ＣＰＵと同期をと
   るための割り込み処理同期信号を発生する割り込み処理
   同期信号発生回路と、前記選択回路の出力である選択信
   号を前記割り込み処理同期信号発生回路より出力される
   割り込み処理同期信号によりラッチし、選択同期信号を
   出力するラッチ回路と、割り込み信号に対応した割り込
   み処理先頭番地を前記ＣＰＵより変更可能で前記ラッチ
   回路の出力に従い割り込み処理先頭番地を選択し、前記
   ＣＰＵより出力される読み出し信号を受け、割り込み処
   理先頭番地を前記ＣＰＵへ出力するベクタアドレステー
   ブルと、前記ラッチ回路より出力される選択同期信号に
   対応する前記割り込み要求レジスタのビットのリセット
   及び前記割り込み処理記憶レジスタのビットのセットを
   前記ＣＰＵより出力される読み出し信号を受けて行なう
   セットリセット回路と、前記ラッチ回路が前記選択同期
   信号を出力するのに同期して前記ＣＰＵへ割り込み要求
   信号を出力する割り込み要求信号発生回路とを具備した
   ことを特徴とする割り込み制御回路。