JPH0126207B2 - - Google Patents
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- JPH0126207B2 JPH0126207B2 JP56059650A JP5965081A JPH0126207B2 JP H0126207 B2 JPH0126207 B2 JP H0126207B2 JP 56059650 A JP56059650 A JP 56059650A JP 5965081 A JP5965081 A JP 5965081A JP H0126207 B2 JPH0126207 B2 JP H0126207B2
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Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L25/00—Baseband systems
- H04L25/02—Details ; arrangements for supplying electrical power along data transmission lines
- H04L25/03—Shaping networks in transmitter or receiver, e.g. adaptive shaping networks
- H04L25/03006—Arrangements for removing intersymbol interference
- H04L25/03012—Arrangements for removing intersymbol interference operating in the time domain
- H04L25/03019—Arrangements for removing intersymbol interference operating in the time domain adaptive, i.e. capable of adjustment during data reception
- H04L25/03038—Arrangements for removing intersymbol interference operating in the time domain adaptive, i.e. capable of adjustment during data reception with a non-recursive structure
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03H—IMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
- H03H21/00—Adaptive networks
- H03H21/0012—Digital adaptive filters
- H03H21/0014—Lattice filters
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M3/00—Conversion of analogue values to or from differential modulation
- H03M3/04—Differential modulation with several bits, e.g. differential pulse code modulation [DPCM]
- H03M3/042—Differential modulation with several bits, e.g. differential pulse code modulation [DPCM] with adaptable step size, e.g. adaptive differential pulse code modulation [ADPCM]
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Theoretical Computer Science (AREA)
- Compression, Expansion, Code Conversion, And Decoders (AREA)
- Transmission Systems Not Characterized By The Medium Used For Transmission (AREA)
Description
【発明の詳細な説明】
本発明は適応予測回路に関する。本発明は遠距
離通信、特に電話通信に使用されるよう意図され
ている。
離通信、特に電話通信に使用されるよう意図され
ている。
PCM（pulse code modulation）方式は遠距離
通信、特に電話伝送の分野で広く使用されてい
る。この伝送方式によると、伝送される信号は標
本化され、得られたサンプルは量子化され、量子
化された信号はデイジタル形でコード化され、コ
ード化された信号は伝送される。他方受信におい
ては、受信された信号は復号され、元の信号が復
元される。
通信、特に電話伝送の分野で広く使用されてい
る。この伝送方式によると、伝送される信号は標
本化され、得られたサンプルは量子化され、量子
化された信号はデイジタル形でコード化され、コ
ード化された信号は伝送される。他方受信におい
ては、受信された信号は復号され、元の信号が復
元される。
入力信号を量子化するかわりに、この信号と予
測信号との間の差分が量子化されるなら、この方
式に対する改良が得られる。予測信号は予測回路
或いは予測装置により供給され、従つて差分
PCMシステムが形成される。
測信号との間の差分が量子化されるなら、この方
式に対する改良が得られる。予測信号は予測回路
或いは予測装置により供給され、従つて差分
PCMシステムが形成される。
入手できる量子化装置を最大限利用するために
利得因子で差分信号を乗算することによりもう１
つの改良が得られる。次に量子化された信号は元
の量子化されたサンプルを復元するため同一の因
子により除算される。
利得因子で差分信号を乗算することによりもう１
つの改良が得られる。次に量子化された信号は元
の量子化されたサンプルを復元するため同一の因
子により除算される。
差分PCMシステムでは、予測回路は通常、処
理サンプルに先行する一連のサンプルから、処理
サンプルに関連して予測を出すことのできる線形
回路を含む。
理サンプルに先行する一連のサンプルから、処理
サンプルに関連して予測を出すことのできる線形
回路を含む。
予測回路は１度だけ固定されうる。この場合、
その特性は伝送される信号の平均長スペクトルに
適応されるように選択される。しかし、そのよう
な回路では非常に質の良い伝送を得ることができ
ない。予測回路が、その特性の周期的な更新の結
果、適時の信号の展開に適応されるなら、伝送の
質は改良されうる。
その特性は伝送される信号の平均長スペクトルに
適応されるように選択される。しかし、そのよう
な回路では非常に質の良い伝送を得ることができ
ない。予測回路が、その特性の周期的な更新の結
果、適時の信号の展開に適応されるなら、伝送の
質は改良されうる。
各標本化時やその瞬間に於いてこの時に於ける
差分信号によりとられた値の関数として回路の特
性を訂正することによりこの適応は逐次的に或い
は帰納的におこなわれる。差分信号（或程度エラ
ー信号であるが）の平均パワーができる限り低い
のが適応基準である。
差分信号によりとられた値の関数として回路の特
性を訂正することによりこの適応は逐次的に或い
は帰納的におこなわれる。差分信号（或程度エラ
ー信号であるが）の平均パワーができる限り低い
のが適応基準である。
電話会話信号に適用される際、適応予測差分
PCM（或いは省略してADPCM）と呼ばれるこの
方式に関しては多数の研究がすでになされてき
た。以下の論文はこの研究を概括し、差分PCM
コード化の方式を説明する。
PCM（或いは省略してADPCM）と呼ばれるこの
方式に関しては多数の研究がすでになされてき
た。以下の論文はこの研究を概括し、差分PCM
コード化の方式を説明する。
N.S.ジヤヤン（N.S.JAYANT）著「会話波形
のデイジタルコード化：PCM，DPCM及びDM
量子化装置」U.S.ジヤーナル「IEEE会報」（U.S.
Journal“Proceedings of IEEE”）1974年５月発
行。
のデイジタルコード化：PCM，DPCM及びDM
量子化装置」U.S.ジヤーナル「IEEE会報」（U.S.
Journal“Proceedings of IEEE”）1974年５月発
行。
B.S.アタル，M.R.シユローダー著（B.S.
ATAL，M.R.SCHROEDER）「会話信号の適応
予測コード化」U.S.ジヤーナル「B.S.T.J」
vol.49，1970年10月発行。
ATAL，M.R.SCHROEDER）「会話信号の適応
予測コード化」U.S.ジヤーナル「B.S.T.J」
vol.49，1970年10月発行。
J.L.フラナガン，M.シユローダー，B.アタル，
R.クロシヤール、N.S.ジヤヤン、J.M.トリポレ
ツト（J.L.FLANAGAN，M.SCHCEDER，B.
ATAL，R.CROCHIERE，N.S.JAYANT，J.
M.TRIBOLET）著、「会話のコード化」U.S.ジ
ヤーナル「IEEE−COM27」No.４，1979年４月発
行。
R.クロシヤール、N.S.ジヤヤン、J.M.トリポレ
ツト（J.L.FLANAGAN，M.SCHCEDER，B.
ATAL，R.CROCHIERE，N.S.JAYANT，J.
M.TRIBOLET）著、「会話のコード化」U.S.ジ
ヤーナル「IEEE−COM27」No.４，1979年４月発
行。
これらの一般原理を用いるシステムは第１図及
び第２図に関し簡単に説明される。第１図の回路
は符号化回路であり、第２図の回路は復号化回路
である。
び第２図に関し簡単に説明される。第１図の回路
は符号化回路であり、第２図の回路は復号化回路
である。
第１図のADPCM符号検出回路は２個の入力を
備えた代数減算器１を含み、減算器１の第１入力
は符号化されるべき信号ｙ（ｔ）を受信し、その
第２入力は予測信号（ｔ）を受信する。減算器
１の出力は信号（ｔ−１）により制御される算
術演算回路２の入力に適用される差分或いはエラ
ー信号ｅ（ｔ）を供給する。算術演算回路２の出
力は信号en（ｔ）を供給し、信号en（ｔ）は符号
化回路３の入力に印加され、符号検出回路３の出
力は符号検出された信号Ｃ（ｔ）を供給し、信号
Ｃ（ｔ）は一方では伝送チヤンネルに印加され、
他方では復号化量子化回路４の入力に印加され
る。復号化量子化回路４は信号（ｔ−１）によ
り制御される算術演算回路５の入力に印加される
信号（ｔ）を供給する。算術演算回路５の出
力は復元されたエラー信号である信号（ｔ）を
供給し、信号（ｔ）は適応予測回路８の第１入
力、代数加算器７の第１入力及びクロツクＨから
くるパルスにより読取りが制御されるレジスタ６
の入力に夫々供給される。レジスタ６は遅延信号
ｅ（ｔ−１）を供給し、信号（ｔ−１）は算術
演算回路２及び５の制御入力に印加される。適応
予測回路８の出力は一方では減算器１の第２入力
に、他方では加算器７の第２入力に印加される信
号（ｔ）を供給し、加算器７の出力は復元され
た信号（ｔ）を供給し、信号（ｔ）は適応予
測回路８の第２入力に印加される。
備えた代数減算器１を含み、減算器１の第１入力
は符号化されるべき信号ｙ（ｔ）を受信し、その
第２入力は予測信号（ｔ）を受信する。減算器
１の出力は信号（ｔ−１）により制御される算
術演算回路２の入力に適用される差分或いはエラ
ー信号ｅ（ｔ）を供給する。算術演算回路２の出
力は信号en（ｔ）を供給し、信号en（ｔ）は符号
化回路３の入力に印加され、符号検出回路３の出
力は符号検出された信号Ｃ（ｔ）を供給し、信号
Ｃ（ｔ）は一方では伝送チヤンネルに印加され、
他方では復号化量子化回路４の入力に印加され
る。復号化量子化回路４は信号（ｔ−１）によ
り制御される算術演算回路５の入力に印加される
信号（ｔ）を供給する。算術演算回路５の出
力は復元されたエラー信号である信号（ｔ）を
供給し、信号（ｔ）は適応予測回路８の第１入
力、代数加算器７の第１入力及びクロツクＨから
くるパルスにより読取りが制御されるレジスタ６
の入力に夫々供給される。レジスタ６は遅延信号
ｅ（ｔ−１）を供給し、信号（ｔ−１）は算術
演算回路２及び５の制御入力に印加される。適応
予測回路８の出力は一方では減算器１の第２入力
に、他方では加算器７の第２入力に印加される信
号（ｔ）を供給し、加算器７の出力は復元され
た信号（ｔ）を供給し、信号（ｔ）は適応予
測回路８の第２入力に印加される。
図示された具体例では、会話信号ｙ（ｔ）はデ
イジタル形で減算器１の入力に、つまり、標準型
PCM符号のデコンプレツシヨンにより供給され
る12ビツト線形化符号として減算器１の入力に印
加されるものとする（PCM符号器と線形化装置
は図示せず）。
イジタル形で減算器１の入力に、つまり、標準型
PCM符号のデコンプレツシヨンにより供給され
る12ビツト線形化符号として減算器１の入力に印
加されるものとする（PCM符号器と線形化装置
は図示せず）。
算術演算回路２、符号化回路３、復号化量子化
回路４、算術演算回路５、レジスタ６のシステム
は従来の適応量子化装置の具体例を構成し、算術
演算回路２及び５は夫々、エラー信号ｅ（ｔ）の
パワーを固定された値に標準化し、量子化された
エラー信号（ｔ）を得るために実パワーを標準
化され量子化された信号（ｔ）に復元する機
能を有する。
回路４、算術演算回路５、レジスタ６のシステム
は従来の適応量子化装置の具体例を構成し、算術
演算回路２及び５は夫々、エラー信号ｅ（ｔ）の
パワーを固定された値に標準化し、量子化された
エラー信号（ｔ）を得るために実パワーを標準
化され量子化された信号（ｔ）に復元する機
能を有する。
レジスタ６の機能は所望時に制御に使用される
信号（ｔ−１）の値を得られるようにすること
である。
信号（ｔ−１）の値を得られるようにすること
である。
第２図のADPCM復号化回路は復号化量子化回
路４を含み、復号化量子化回路４の入力は伝送チ
ヤンネルからの信号Ｃ（ｔ）を受信し、その出力
は信号（ｔ）を供給し、信号（ｔ）は信号
ｅ（ｔ−１）により制御される算術演算回路５の
入力に印加される。算術演算回路５の出力は信号
ｅ（ｔ）を供給し、信号（ｔ）は適応予測回路
８の第１入力、代数加算器７の第１入力及びクロ
ツクＨにより読取りが制御されるレジスタ６の入
力に夫々印加される。レジスタ６の出力は算術演
算回路５の制御入力に接続されている。適応予測
回路８の出力は予測信号（ｔ）を供給し、信号
ｐ（ｔ）は代数加算器７の第２入力に印加され、
代数加算器７の出力は信号（ｔ）を供給する。
信号（ｔ）は適応予測回路８の第２入力に印加
され、信号（ｔ）は同時に復号化回路の出力信
号、つまりｙ（ｔ）に対応する伝送された信号を
形成する。
路４を含み、復号化量子化回路４の入力は伝送チ
ヤンネルからの信号Ｃ（ｔ）を受信し、その出力
は信号（ｔ）を供給し、信号（ｔ）は信号
ｅ（ｔ−１）により制御される算術演算回路５の
入力に印加される。算術演算回路５の出力は信号
ｅ（ｔ）を供給し、信号（ｔ）は適応予測回路
８の第１入力、代数加算器７の第１入力及びクロ
ツクＨにより読取りが制御されるレジスタ６の入
力に夫々印加される。レジスタ６の出力は算術演
算回路５の制御入力に接続されている。適応予測
回路８の出力は予測信号（ｔ）を供給し、信号
ｐ（ｔ）は代数加算器７の第２入力に印加され、
代数加算器７の出力は信号（ｔ）を供給する。
信号（ｔ）は適応予測回路８の第２入力に印加
され、信号（ｔ）は同時に復号化回路の出力信
号、つまりｙ（ｔ）に対応する伝送された信号を
形成する。
この復号化回路の復号化量子化回路４、算術演
算回路５、レジスタ６、代数加算器７、適応予測
回路８は第１図の同じ符号が付されたものと同一
のものである。
算回路５、レジスタ６、代数加算器７、適応予測
回路８は第１図の同じ符号が付されたものと同一
のものである。
本発明は符号検出回路或いは復号化回路に使用
される適応予測回路８にのみ関するものであり、
他の構成部品はそれ自体公知の型である。
される適応予測回路８にのみ関するものであり、
他の構成部品はそれ自体公知の型である。
先行技術では、対応する伝達関数は零のみをも
ち、極をもたないという事実により適応予測回路
はトランスバース回路の形状をしており、通常全
零型である。そのような回路は係数で連続サンプ
ルを乗算し、係数は推定傾斜型のアルゴリズム或
いはカイマン（KAIMAN）法により計算され
る。
ち、極をもたないという事実により適応予測回路
はトランスバース回路の形状をしており、通常全
零型である。そのような回路は係数で連続サンプ
ルを乗算し、係数は推定傾斜型のアルゴリズム或
いはカイマン（KAIMAN）法により計算され
る。
トランスバース回路を用いたこの型の予測回路
は２つの欠点を有する。
は２つの欠点を有する。
この予測回路は符号検出回路（第１図参照）に
形成されるフイードバツクループの安定性の制御
を困難にする。特に係数の数が２を越える時はそ
うである。
形成されるフイードバツクループの安定性の制御
を困難にする。特に係数の数が２を越える時はそ
うである。
この予測回路は係数を用い、この係数の絶対値
のオーダーは符号化された信号の性質により非常
に異なる。他方適応によりうみ出された係数値の
変動は全ゆる係数に対して同じ絶対値のオーダー
であり、従つて絶対値の低い係数はほとんど意味
がなく、他方それらの正確な知識は信号のスペク
トルのモデリングを改良し、その結果として予測
の効率を改良する。
のオーダーは符号化された信号の性質により非常
に異なる。他方適応によりうみ出された係数値の
変動は全ゆる係数に対して同じ絶対値のオーダー
であり、従つて絶対値の低い係数はほとんど意味
がなく、他方それらの正確な知識は信号のスペク
トルのモデリングを改良し、その結果として予測
の効率を改良する。
本発明は予測回路の効率を改良する手段に関す
るものであり、安定性制御問題を除去し、モデリ
ングの不正確さを減らすことを目的とする。この
目的のために本発明は係数の再調整のための適応
手段と関連した特別な回路構造を使用する。
るものであり、安定性制御問題を除去し、モデリ
ングの不正確さを減らすことを目的とする。この
目的のために本発明は係数の再調整のための適応
手段と関連した特別な回路構造を使用する。
適応予測回路はそれ自体新しいものではない。
適応予測回路は４つのアクセスを有した複数のセ
ルから構成された回路を含み、１個のセルの２つ
のアクセスが先行セルの２つのアクセスに接合さ
れている。予測への適用のため１個の信号が夫々
のセルから抽出され、求められた予測信号を構成
するため加算器は抽出された信号を合計する。
適応予測回路は４つのアクセスを有した複数のセ
ルから構成された回路を含み、１個のセルの２つ
のアクセスが先行セルの２つのアクセスに接合さ
れている。予測への適用のため１個の信号が夫々
のセルから抽出され、求められた予測信号を構成
するため加算器は抽出された信号を合計する。
本発明で使用される回路構造に最も近い回路構
造では、夫々のセルは特に遅延回路と、２個の入
力がついた２個の乗算器を含み、乗算器の一方の
入力は信号を受信し、他方の入力は部分相関係数
或いは反射係数とも呼ばれる乗算係数を受信す
る。従つてＮ個のセルを有した適応予測回路はＮ
個の係数システムの形態を必要とし、前記システ
ムは装置に適応性を与える入力信号の関数として
再調整される。
造では、夫々のセルは特に遅延回路と、２個の入
力がついた２個の乗算器を含み、乗算器の一方の
入力は信号を受信し、他方の入力は部分相関係数
或いは反射係数とも呼ばれる乗算係数を受信す
る。従つてＮ個のセルを有した適応予測回路はＮ
個の係数システムの形態を必要とし、前記システ
ムは装置に適応性を与える入力信号の関数として
再調整される。
適応予測回路の原理と反射係数計算方法に関し
ては、次の論文を参照されたい。
ては、次の論文を参照されたい。
J.マクホール（J.MAKHOUL）著「線形予測
装置のための安定有効回路法）U.S.ジヤーナル
IEEE、音響効果、会話及び信号処理に関する会
報、（Transactions on Acoustics，Speach and
Signal Processing）1977年10月発行。
装置のための安定有効回路法）U.S.ジヤーナル
IEEE、音響効果、会話及び信号処理に関する会
報、（Transactions on Acoustics，Speach and
Signal Processing）1977年10月発行。
J.マクホール、R.ヴイスワナサン（R.
VISWANA−THAN）著、「線形予測のための
適応回路法」、IEEEのA.S.S.P.（Acoustics
Speach and Signal Processing）グループ会議
で提出された論文、1978年タルサ（Tulsa）。
VISWANA−THAN）著、「線形予測のための
適応回路法」、IEEEのA.S.S.P.（Acoustics
Speach and Signal Processing）グループ会議
で提出された論文、1978年タルサ（Tulsa）。
本発明をより良く理解するために適応予測回路
のいくつかの特性を説明する。
のいくつかの特性を説明する。
回路構造では２個の信号グループS- 0（ｔ），S- 1
（ｔ），……，S- N-1（ｔ）及びS+ 0（ｔ），S+ 1（ｔ）
，
……，S+ N-1（ｔ）が形成され、これらの信号グル
ープは先に符号化された信号ｙ（ｔ）とは異なる。
適応予測回路の係数k1（ｔ），k2（ｔ），……，kN
（ｔ）は次式が証明されるよう調整される。つま
り、 ｍ＝１，……，Ｎ＝に対しては S- n（ｔ）＝（ｔ−ｍ−１）−Ｅ［（ｔ−ｍ−
１）／（ｔ−１），……，（ｔ−ｍ）］であ
り、Ｅ［・／・］は最小自乗法の意味における推
定値を指示し、斜線棒は「〜の知識には条件付き
で」ということを意味する。信号S- 0（ｔ），S- 1
（ｔ），……，S- N-1（ｔ）は一方では互いに非相関
関係にあり、他方では信号（ｔ−１），……，
ｙ（ｔ−Ｎ）を再構成するのに適当である。直交
ベースが先に観察された信号で構成されていると
いう意味では適応予測回路は直交化装置である。
（ｔ），……，S- N-1（ｔ）及びS+ 0（ｔ），S+ 1（ｔ）
，
……，S+ N-1（ｔ）が形成され、これらの信号グル
ープは先に符号化された信号ｙ（ｔ）とは異なる。
適応予測回路の係数k1（ｔ），k2（ｔ），……，kN
（ｔ）は次式が証明されるよう調整される。つま
り、 ｍ＝１，……，Ｎ＝に対しては S- n（ｔ）＝（ｔ−ｍ−１）−Ｅ［（ｔ−ｍ−
１）／（ｔ−１），……，（ｔ−ｍ）］であ
り、Ｅ［・／・］は最小自乗法の意味における推
定値を指示し、斜線棒は「〜の知識には条件付き
で」ということを意味する。信号S- 0（ｔ），S- 1
（ｔ），……，S- N-1（ｔ）は一方では互いに非相関
関係にあり、他方では信号（ｔ−１），……，
ｙ（ｔ−Ｎ）を再構成するのに適当である。直交
ベースが先に観察された信号で構成されていると
いう意味では適応予測回路は直交化装置である。
予測値（ｔ）は次式により計算される。
（ｔ）＝k1（ｔ）S- 0（ｔ）＋k2（ｔ）S- 1（ｔ）
＋…＋kN（ｔ）S- N-1（ｔ） 直交化原理の基本には適応予測回路公式が適用
される。
＋…＋kN（ｔ）S- N-1（ｔ） 直交化原理の基本には適応予測回路公式が適用
される。
(1) ｍ＝１，……，Ｎに対しては
S- n（ｔ＋１）
＝S- n-1（ｔ）＋kn（ｔ）S+ n-1（ｔ）
(2) ｍ＝１……，Ｎに対しては
S+ n（ｔ）
＝S- n-1（ｔ）＋kn（ｔ）S- n-1（ｔ）
(3) ｍ＝１……，Ｎに対しては
S+ n-1（ｔ）
＝S+ n（ｔ）−kn（ｔ）S- n-1（ｔ）
信号（ｔ）の前進非相関又は分析が回路でお
こなわれるため公式(2)はいわゆる分析構造に対応
する。単に公式(2)を逆転させただけの公式(3)は、
信号（ｔ）からの信号（ｔ）の漸進的復元又
は合成が回路でおこるため、いわゆる合成構造に
対応する。「分析」構造が備わつた回路は非帰納
的である（零しかもたない）。「合成」構造が備わ
つた回路は純粋に帰納的である（極しかもたな
い）。
こなわれるため公式(2)はいわゆる分析構造に対応
する。単に公式(2)を逆転させただけの公式(3)は、
信号（ｔ）からの信号（ｔ）の漸進的復元又
は合成が回路でおこるため、いわゆる合成構造に
対応する。「分析」構造が備わつた回路は非帰納
的である（零しかもたない）。「合成」構造が備わ
つた回路は純粋に帰納的である（極しかもたな
い）。
係数kn（ｔ），（ｍ＝１，……，Ｎ）は無次元で
あり、理論的に−１と＋１の間の値をとる。次に
回路の零或いは極は単位円の中にとどまり、これ
は回路が配置される符号化回路のループの安定性
を保証する。従つて実際にはこの安定性を維持す
るために１による夫々の係数の絶対値を制限する
ことのみが必要とされる。
あり、理論的に−１と＋１の間の値をとる。次に
回路の零或いは極は単位円の中にとどまり、これ
は回路が配置される符号化回路のループの安定性
を保証する。従つて実際にはこの安定性を維持す
るために１による夫々の係数の絶対値を制限する
ことのみが必要とされる。
選択された最適基準によると係数kn（ｔ）を計
算するためにはいくつかの可能性がある。最初に
信号S+ n（ｔ）及びS- n（ｔ＋１）のパワーの合計
を最小化する試みがなされ、次にkn（ｔ）は次式
により計算される。
算するためにはいくつかの可能性がある。最初に
信号S+ n（ｔ）及びS- n（ｔ＋１）のパワーの合計
を最小化する試みがなされ、次にkn（ｔ）は次式
により計算される。
kn（ｔ）＝−２＜S- n-1（ｔ）S+ n-1（ｔ）＞／＜（S+
n-1（ｔ））2＋（S- n-1（ｔ））2＞ ＜・＞は統計上の平均を表わす。実際には統計
上の平均は対応量の帰納的推定により有効化され
る時間平均により置換される。従つて、係数の適
応に対しては従来の方法がとられ、本発明内の使
用は以下で説明される。この方法の単純化は符号
積の平均と信号の統計上の性質に仮定を形成する
ことによる相関係数の正確な値との間の対応を確
立することにより、信号S- n-1（ｔ）と S+ n-1（ｔ）の符号の積から相関項 ＜S- n-1（ｔ）S+ n-1（ｔ）＞を推定することから
成る。この関係では1979年IEEEのA.S.S.P.グル
ープ会議に提出された論文、「マルコフチエイン
（Markou Chain）モデルに基づく反射係数推定」
を参照されたい。
n-1（ｔ））2＋（S- n-1（ｔ））2＞ ＜・＞は統計上の平均を表わす。実際には統計
上の平均は対応量の帰納的推定により有効化され
る時間平均により置換される。従つて、係数の適
応に対しては従来の方法がとられ、本発明内の使
用は以下で説明される。この方法の単純化は符号
積の平均と信号の統計上の性質に仮定を形成する
ことによる相関係数の正確な値との間の対応を確
立することにより、信号S- n-1（ｔ）と S+ n-1（ｔ）の符号の積から相関項 ＜S- n-1（ｔ）S+ n-1（ｔ）＞を推定することから
成る。この関係では1979年IEEEのA.S.S.P.グル
ープ会議に提出された論文、「マルコフチエイン
（Markou Chain）モデルに基づく反射係数推定」
を参照されたい。
同基準によるもう１つの方法は係数が式の勾配
のアルゴリズムにより計算されるように公式を変
形することから成る。
のアルゴリズムにより計算されるように公式を変
形することから成る。
kn（ｔ＋１）＝kn（ｔ）−τg（ｔ）［S- n-1（ｔ）S+ n
（ｔ）＋S+ n-1（ｔ）S- n（ｔ＋１）］ 上式ではτは定数でありｇ（ｔ）は係数が無次
元にとどまるように信号S+ n-1（ｔ）とS- n-1（ｔ）
のパワー合計の帰納的推定の逆元のような同時調
整された利得である。この方法は積pr法と呼ばれ
る。
（ｔ）＋S+ n-1（ｔ）S- n（ｔ＋１）］ 上式ではτは定数でありｇ（ｔ）は係数が無次
元にとどまるように信号S+ n-1（ｔ）とS- n-1（ｔ）
のパワー合計の帰納的推定の逆元のような同時調
整された利得である。この方法は積pr法と呼ばれ
る。
別の基準により信号S+ n（ｔ）S- n（ｔ＋１）の
絶対値の合計の平均を最小化する試みがなされ
る。係数適応のための実際の方法の次式の勾配の
アルゴリズムを利用する。
絶対値の合計の平均を最小化する試みがなされ
る。係数適応のための実際の方法の次式の勾配の
アルゴリズムを利用する。
kn（ｔ＋１）＝kn（ｔ）−τg（ｔ）［S- n-1（ｔ）
・signS+ n（ｔ）＋S+ n-1（ｔ）・signS- n（ｔ＋１）］ 利得ｇ（ｔ）は係数が無次元にとどまるように
信号S+ n-1（ｔ）とS- n-1（ｔ）の絶対値合計の平均
の帰納的推定の逆元のように同時調整される。
・signS+ n（ｔ）＋S+ n-1（ｔ）・signS- n（ｔ＋１）］ 利得ｇ（ｔ）は係数が無次元にとどまるように
信号S+ n-1（ｔ）とS- n-1（ｔ）の絶対値合計の平均
の帰納的推定の逆元のように同時調整される。
この方法はハイブリツド積法と呼ばれる。
これらのアルゴリズムの使用は以下で明確に説
明する。
明する。
全ての係数適用方法を述べたわけではないが、
前述した係数適応方法は、測定及び聴取テストに
より実験的にテストされてきた。これらの方法は
比較しうる性能を呈する。
前述した係数適応方法は、測定及び聴取テストに
より実験的にテストされてきた。これらの方法は
比較しうる性能を呈する。
適応予測回路はすでにADPCM装置に使用され
てきたが、しかし本発明の条件とは異なる条件下
で使用されてきた。従つて、先行技術では係数評
価手段はサンプルブロツクの分析に基づいてお
り、再調整は回路外の部材でおこなわれる。Ｎ個
の係数のシステムは前記部材で計算され、夫々の
分析ブロツクの終りで、換言すれば各ブロツクに
つき１度、回路に供給される。従つて、そのよう
な部材は単一で非逐次性を備えており、回路の外
にある。
てきたが、しかし本発明の条件とは異なる条件下
で使用されてきた。従つて、先行技術では係数評
価手段はサンプルブロツクの分析に基づいてお
り、再調整は回路外の部材でおこなわれる。Ｎ個
の係数のシステムは前記部材で計算され、夫々の
分析ブロツクの終りで、換言すれば各ブロツクに
つき１度、回路に供給される。従つて、そのよう
な部材は単一で非逐次性を備えており、回路の外
にある。
本発明によると回路の夫々のセルはセルに配分
された係数を計算することが可能な特定回路を含
む。更に特定回路はセルに存する信号に基づいて
機能する。それ故、特定回路は各標本化時に回路
の信号の進行に比例して供給する係数を再調整す
ることができる。最後にこの回路は係数を入手す
るやいなや、すなわち、いくつかのサンプルをカ
バーする時間経過の後だけでなく各標本化時にお
いても、係数を供給することができる。それ故本
発明による反射係数の再調整手段は、先行技術の
手段とは異なり、多重逐次性を備えており、回路
の内側に配置される。
された係数を計算することが可能な特定回路を含
む。更に特定回路はセルに存する信号に基づいて
機能する。それ故、特定回路は各標本化時に回路
の信号の進行に比例して供給する係数を再調整す
ることができる。最後にこの回路は係数を入手す
るやいなや、すなわち、いくつかのサンプルをカ
バーする時間経過の後だけでなく各標本化時にお
いても、係数を供給することができる。それ故本
発明による反射係数の再調整手段は、先行技術の
手段とは異なり、多重逐次性を備えており、回路
の内側に配置される。
本発明は適応予測回路に関するものであり、Ｎ
個の同一構成のセルを備え、夫々のセルが第１の
アクセスＡ１、第２のアクセスＡ２、第３のアク
セスＡ３及び第４のアクセスＡ４を有し、ｍ番目
のセルＣ／ｍの第１のアクセス及び第２のアクセ
スＡ１／ｍ，Ａ２／ｍが夫々ｍ−１番目の直前セ
ルの第３のアクセス及び第４のアクセスＡ３／ｍ
−１，Ａ４／ｍ−１に接続されており、第１番目
のセルＣ／１の第１のアクセスＡ１／１が第１番
目のセルＣ／１の第２のアクセスＡ２／１に接続
され、当該適応予測回路の入力信号が第１番目の
セルＣ／１の第１及び第２のアクセスＡ１／１，
Ａ２／１に印加され、夫々のセルは第２のアクセ
スＡ２／ｍに接続された入力を有し標本化周期の
遅延を有する遅延回路１４／ｍと、第１のアクセ
スＡ１／ｍに接続された第１の入力を有する第１
の乗算器１１／ｍと、該遅延回路１４／ｍの出力
に接続された第１の入力を有する第２の乗算器１
３／ｍと、第１及び第２の乗算器１１／ｍ，１
３／ｍへの標本化時ｔに依存する増倍係数kn
（ｔ）を供給するために第１及び第２の乗算器１
１／ｍ，１３／ｍの第２の入力に接続された出力
を有する供給手段と、第１のアクセスＡ１／１に
接続された第１の入力、第２の乗算器１３／ｍの
出力に接続された第２の入力、及び第３のアクセ
スに接続された出力を有する第１の加算器１０／
ｍと、遅延回路１４／ｍの出力に接続された第１
の入力、第１の乗算器１１／ｍの出力に接続され
た第２の入力及び第４のアクセスに接続された出
力を有する第２の加算器１２／ｍとを備えてお
り、当該適応予測回路がＮ個のセルの第２の乗算
器１３／ｍの出力に夫々接続されたＮ個の入力及
び予測信号を供給する１個の出力を有する加算器
１６を備えており、前記係数kn（ｔ）を供給する
ための供給手段は、各セル中に各セル固有の係数
kn（ｔ）の逐次適応のための回路１５／ｍを含
み、該逐次適応のための回路１５／ｍは第１の入
力１５１／ｍ、第２の入力１５２／ｍ、第３の入
力１５３／ｍ及び第４の入力１５４／ｍを有し、
該第１、第２、第３、及び第４の入力１５１／
ｍ，１５２／ｍ，１５３／ｍ，１５４／ｍはセル
の第１のアクセスＡ１／ｍ、遅延回路１４／ｍの
出力、セルの第３のアクセスＡ３／ｍ、及び第４
のアクセスＡ４／ｍにそれぞれ接続されており、
該逐次適応のための回路１５／ｍは前記係数kn
（ｔ）を供給する１個の出力１５５／ｍを有し、
当該適応予測回路のＮ個の係数は該適応予測回路
に存在する信号からの各標本化時に対してＮ個の
該逐次適応のための回路１５／ｍにより再調整さ
れ再調整直後に使用されることを特徴とする。
個の同一構成のセルを備え、夫々のセルが第１の
アクセスＡ１、第２のアクセスＡ２、第３のアク
セスＡ３及び第４のアクセスＡ４を有し、ｍ番目
のセルＣ／ｍの第１のアクセス及び第２のアクセ
スＡ１／ｍ，Ａ２／ｍが夫々ｍ−１番目の直前セ
ルの第３のアクセス及び第４のアクセスＡ３／ｍ
−１，Ａ４／ｍ−１に接続されており、第１番目
のセルＣ／１の第１のアクセスＡ１／１が第１番
目のセルＣ／１の第２のアクセスＡ２／１に接続
され、当該適応予測回路の入力信号が第１番目の
セルＣ／１の第１及び第２のアクセスＡ１／１，
Ａ２／１に印加され、夫々のセルは第２のアクセ
スＡ２／ｍに接続された入力を有し標本化周期の
遅延を有する遅延回路１４／ｍと、第１のアクセ
スＡ１／ｍに接続された第１の入力を有する第１
の乗算器１１／ｍと、該遅延回路１４／ｍの出力
に接続された第１の入力を有する第２の乗算器１
３／ｍと、第１及び第２の乗算器１１／ｍ，１
３／ｍへの標本化時ｔに依存する増倍係数kn
（ｔ）を供給するために第１及び第２の乗算器１
１／ｍ，１３／ｍの第２の入力に接続された出力
を有する供給手段と、第１のアクセスＡ１／１に
接続された第１の入力、第２の乗算器１３／ｍの
出力に接続された第２の入力、及び第３のアクセ
スに接続された出力を有する第１の加算器１０／
ｍと、遅延回路１４／ｍの出力に接続された第１
の入力、第１の乗算器１１／ｍの出力に接続され
た第２の入力及び第４のアクセスに接続された出
力を有する第２の加算器１２／ｍとを備えてお
り、当該適応予測回路がＮ個のセルの第２の乗算
器１３／ｍの出力に夫々接続されたＮ個の入力及
び予測信号を供給する１個の出力を有する加算器
１６を備えており、前記係数kn（ｔ）を供給する
ための供給手段は、各セル中に各セル固有の係数
kn（ｔ）の逐次適応のための回路１５／ｍを含
み、該逐次適応のための回路１５／ｍは第１の入
力１５１／ｍ、第２の入力１５２／ｍ、第３の入
力１５３／ｍ及び第４の入力１５４／ｍを有し、
該第１、第２、第３、及び第４の入力１５１／
ｍ，１５２／ｍ，１５３／ｍ，１５４／ｍはセル
の第１のアクセスＡ１／ｍ、遅延回路１４／ｍの
出力、セルの第３のアクセスＡ３／ｍ、及び第４
のアクセスＡ４／ｍにそれぞれ接続されており、
該逐次適応のための回路１５／ｍは前記係数kn
（ｔ）を供給する１個の出力１５５／ｍを有し、
当該適応予測回路のＮ個の係数は該適応予測回路
に存在する信号からの各標本化時に対してＮ個の
該逐次適応のための回路１５／ｍにより再調整さ
れ再調整直後に使用されることを特徴とする。
本発明によると、２つの特別な具体例が与えら
れており、一方の具体例は合成型の構造を利用
し、他方の具体例は分析型の構造を利用する。
れており、一方の具体例は合成型の構造を利用
し、他方の具体例は分析型の構造を利用する。
本発明の適応予測回路は、差分PCM符号化或
いは復号化装置に適用し得る。
いは復号化装置に適用し得る。
本発明については非制限的具体例と添付の図面
に関し以下でより詳細に説明する。
に関し以下でより詳細に説明する。
適応予測回路は回路と、アナログ又はハイブリ
ツド構成部品（つまり、アナログ及びデイジタル
信号の両方を使用する）が備えられて構成される
か、或いは集積化デイジタル回路及び構成部品に
より構成されうる。この場合、有効ビツト（仮
数）の数は例えば係数に対しては12或いは10であ
り、実際の信号に対しては16である。特定の操作
は、約210であるような指数の使用を必要とする。
ツド構成部品（つまり、アナログ及びデイジタル
信号の両方を使用する）が備えられて構成される
か、或いは集積化デイジタル回路及び構成部品に
より構成されうる。この場合、有効ビツト（仮
数）の数は例えば係数に対しては12或いは10であ
り、実際の信号に対しては16である。特定の操作
は、約210であるような指数の使用を必要とする。
ブロツク図を理解するには従来の論理規則の使
用を必要とする。操作の同期と順序付けには制御
信号と図示されていないレジスタとが必要であ
り、これらは図示された手段を理解するために絶
対必要とされる場合のみ示される。例えば標本化
クロツク信号Ｈはこれが必要とされる所では正し
く遅延されねばならない。
用を必要とする。操作の同期と順序付けには制御
信号と図示されていないレジスタとが必要であ
り、これらは図示された手段を理解するために絶
対必要とされる場合のみ示される。例えば標本化
クロツク信号Ｈはこれが必要とされる所では正し
く遅延されねばならない。
同じ図のＮ個の回路の形状ｎ／１，ｎ／２，…
…，ｎ／Ｎにある番号付けは全体符号ｎの同一回
路を指し、同じ機能を果たす。
…，ｎ／Ｎにある番号付けは全体符号ｎの同一回
路を指し、同じ機能を果たす。
第３図及び第４図は本発明による逐次適応のた
めの回路を使用する適応予測回路の全体構造を表
わす。この回路はＮ個の同一セルＣ／１，Ｃ／
２，……，Ｃ／ｍ，……，Ｃ／Ｎを含む。従つ
て、ｍ番目のセルのみが説明され、ｍは１とＮの
間の任意の自然数である。第３図及び第４図の数
字符号は対応するセルの指標である指標（１，
ｍ，……，Ｎ）を有する。。
めの回路を使用する適応予測回路の全体構造を表
わす。この回路はＮ個の同一セルＣ／１，Ｃ／
２，……，Ｃ／ｍ，……，Ｃ／Ｎを含む。従つ
て、ｍ番目のセルのみが説明され、ｍは１とＮの
間の任意の自然数である。第３図及び第４図の数
字符号は対応するセルの指標である指標（１，
ｍ，……，Ｎ）を有する。。
先行技術による図示された予測回路の構成部品
は次の通りである。
は次の通りである。
夫々のセルは第１のアクセスＡ１／ｍ、第２の
アクセスＡ２／ｍ、第３のアクセスＡ３／ｍ、及
び第４のアクセスＡ４／ｍを有する。セルの第１
のアクセス及び第２のアクセスは夫々先行セルの
第３のアクセス及び第４のアクセスに接続されて
いる。
アクセスＡ２／ｍ、第３のアクセスＡ３／ｍ、及
び第４のアクセスＡ４／ｍを有する。セルの第１
のアクセス及び第２のアクセスは夫々先行セルの
第３のアクセス及び第４のアクセスに接続されて
いる。
夫々のセルは以下のものにより構成されてい
る。
る。
つまり、
(a) （第３図の場合には、）セルの第１のアクセ
スＡ１／ｍに接続された入力と、第２の入力
と、セルの第３のアクセスＡ３／ｍに接続され
た出力とを有している第１の加算器１０／ｍ
（第４図の場合には、アクセスＡ３／ｍに接続
された第１の入力と、第２の入力と、セルのア
クセスＡ１／ｍに接続された出力とを有する減
算器１７／ｍ）と、 (b) セルの第１のアクセスＡ１／ｍに接続された
第１の入力と、係数kn（ｔ）に対応する信号を
受信する第２の入力と、出力とを有する第１の
乗算器１１／ｍと、 (c) 第１の乗算器１１／ｍの出力に接続された第
１の入力と、第２の入力と、セルの第３のアク
セスＡ３／ｍに接続された出力とを有する第２
の加算器１２／ｍと、 (d) 第１の入力と、前記係数kn（ｔ）に対応する
信号を受信する第２の入力と、第１の加算器１
０／ｍ（第３図の場合）或いは減算器１７／ｍ
（第４図の場合）の第２の入力に接続された出
力とを有する第２の乗算器１３／ｍと、 (e) セルの第２アクセスＡ２／ｍに接続された入
力と、第２の加算器１２／ｍの第２の入力及び
第２の乗算器１３／ｍの第２の入力に接続され
た出力とを有する遅延回路１４／ｍとである。
スＡ１／ｍに接続された入力と、第２の入力
と、セルの第３のアクセスＡ３／ｍに接続され
た出力とを有している第１の加算器１０／ｍ
（第４図の場合には、アクセスＡ３／ｍに接続
された第１の入力と、第２の入力と、セルのア
クセスＡ１／ｍに接続された出力とを有する減
算器１７／ｍ）と、 (b) セルの第１のアクセスＡ１／ｍに接続された
第１の入力と、係数kn（ｔ）に対応する信号を
受信する第２の入力と、出力とを有する第１の
乗算器１１／ｍと、 (c) 第１の乗算器１１／ｍの出力に接続された第
１の入力と、第２の入力と、セルの第３のアク
セスＡ３／ｍに接続された出力とを有する第２
の加算器１２／ｍと、 (d) 第１の入力と、前記係数kn（ｔ）に対応する
信号を受信する第２の入力と、第１の加算器１
０／ｍ（第３図の場合）或いは減算器１７／ｍ
（第４図の場合）の第２の入力に接続された出
力とを有する第２の乗算器１３／ｍと、 (e) セルの第２アクセスＡ２／ｍに接続された入
力と、第２の加算器１２／ｍの第２の入力及び
第２の乗算器１３／ｍの第２の入力に接続され
た出力とを有する遅延回路１４／ｍとである。
更に、示された適応予測回路８はそれ自体公知
の方法で夫々セルの第２の乗算器１３／ｍの出力
と接続されたＮ個の入力１６／１，……，１６／
Ｎと（ｔ）を送出する出力とを有する加算器１
６を含む。
の方法で夫々セルの第２の乗算器１３／ｍの出力
と接続されたＮ個の入力１６／１，……，１６／
Ｎと（ｔ）を送出する出力とを有する加算器１
６を含む。
また、適応予測回路８には、夫々のセルに固有
の係数kn（ｔ）の逐次適応のための回路１５／ｍ
が設けられている。逐次適応のための回路１５／
ｍは第１の入力１５１／ｍ、第２の入力１５２／
ｍ、第３の入力１５３／ｍ及び第４の入力１５
４／ｍを有し、これらの入力は夫々セルの第１の
アクセスＡ１／ｍと、セルの第３のアクセス及び
第４のアクセスＡ３／ｍ，Ａ４／ｍにおける遅延
回路１４／ｍの出力とに接続されている。逐次適
応のための回路１５／ｍは係数kn（ｔ）を供給
し、第１の乗算器１１／ｍの第２の入力と第２の
乗算器１３／ｍの第１の入力とに接続された出力
１５５／ｍを有する。
の係数kn（ｔ）の逐次適応のための回路１５／ｍ
が設けられている。逐次適応のための回路１５／
ｍは第１の入力１５１／ｍ、第２の入力１５２／
ｍ、第３の入力１５３／ｍ及び第４の入力１５
４／ｍを有し、これらの入力は夫々セルの第１の
アクセスＡ１／ｍと、セルの第３のアクセス及び
第４のアクセスＡ３／ｍ，Ａ４／ｍにおける遅延
回路１４／ｍの出力とに接続されている。逐次適
応のための回路１５／ｍは係数kn（ｔ）を供給
し、第１の乗算器１１／ｍの第２の入力と第２の
乗算器１３／ｍの第１の入力とに接続された出力
１５５／ｍを有する。
前記Ｎ個の逐次適応のための回路の結果、適応
予測回路のＮ個の係数は回路にこの時存在する信
号に基づき各標本化時に再調整されうる。再調整
の直後にこれらの係数は２個の乗算器１１／ｍ及
び１３／ｍで使用されうる。
予測回路のＮ個の係数は回路にこの時存在する信
号に基づき各標本化時に再調整されうる。再調整
の直後にこれらの係数は２個の乗算器１１／ｍ及
び１３／ｍで使用されうる。
第３図及び第４図に示されたこれら２つの変形
の相異は、第３図の回路は分析型であり、他方第
４図の回路は合成型であるということである。
の相異は、第３図の回路は分析型であり、他方第
４図の回路は合成型であるということである。
より明確に述べるなら第３図の回路では夫々の
セルの第１のアクセス及び第２のアクセスＡ１／
ｍ及びＡ２／ｍは入力であり、第３のアクセス及
び第４のアクセスＡ３／ｍ及びＡ４／ｍは出力で
ある。適応予測回路の入力信号は復元された信号
ｙ（ｔ）であり、それは第１のセルC1の最初の
２個のアクセスＡ１／１及びA2／１に適用され
る。
セルの第１のアクセス及び第２のアクセスＡ１／
ｍ及びＡ２／ｍは入力であり、第３のアクセス及
び第４のアクセスＡ３／ｍ及びＡ４／ｍは出力で
ある。適応予測回路の入力信号は復元された信号
ｙ（ｔ）であり、それは第１のセルC1の最初の
２個のアクセスＡ１／１及びA2／１に適用され
る。
第４図の回路では夫々のセルの第１のアクセス
Ａ１／ｍは出力であり、第３のアクセスA3／ｍ
と同じく第２のアクセスA2／ｍは入力であり、
第４のアクセスＡ４／ｍは出力である。第１のセ
ルC1の第１のアクセスＡ１／１は同じセルの第
２のアクセスA2／１に接続されている。入力信
号は復元されたエラー信号（ｔ）であり、これ
は回路の入力であるＮ番目のセルの第３のアクセ
スＡ３／Ｎに適用される。
Ａ１／ｍは出力であり、第３のアクセスA3／ｍ
と同じく第２のアクセスA2／ｍは入力であり、
第４のアクセスＡ４／ｍは出力である。第１のセ
ルC1の第１のアクセスＡ１／１は同じセルの第
２のアクセスA2／１に接続されている。入力信
号は復元されたエラー信号（ｔ）であり、これ
は回路の入力であるＮ番目のセルの第３のアクセ
スＡ３／Ｎに適用される。
これらの回路は次のように機能する。
第３図の適応予測回路８では２個の入力である
アクセスＡ１／１及びＡ２／１に適用された信号
は夫々S+ 0（ｔ）及びS- 0（ｔ＋１）として指示され
ている。信号S+ 0（ｔ）はフイルタの係数の逐次適
応のための回路１５／１の第１入力１５／１に対
してのみならず、加算器１０／１の第１の入力と
乗算器１１／１の第１の入力に対しても適用され
る。信号S- 0（ｔ＋１）はクロツク信号Ｈによる読
取り作動される遅延回路１４／１の入力に対し適
用される。遅延回路１４／１の出力は逐次適応の
ための回路１５／１の第２の入力１５２／１に対
してのみならず、加算器１２／１の第１の入力と
乗算器１３／１の第１の入力に対しても適用され
る信号Ｓ（ｔ）を送出する。乗算器１１／１の
出力は加算器１２／１の第２の入力に適用される
信号S+- 0（ｔ）を供給する。乗算器１３／１の出
力は加算器１６の第１の入力１６／１に対しての
みならず、加算器１０／１の第２入力に対しても
適用される信号S-+ 0（ｔ）を供給する。加算器１
０／１の出力は逐次適応のための回路１５／１の
第３の入力１５３／１に適用される信号S+ 1（ｔ）
を供給する。加算器１０／１の出力は第１のセル
の出力であるアクセスA3／１を構成する。加算
器１２／１の出力は逐次適応のための回路１５／
１の第４の入力１５４／１に適用される信号S- 1
（ｔ＋１）を供給し、加算器１２／１の出力は第
１のセルＣ／１の第２出力である第４アクセス
A4／１を構成する。逐次適応のための回路１
５／１の出力１５５／１は乗算器１３／１の第２
の入力に対してのみならず乗算器１１／１の第２
の入力にも適用される信号k1（ｔ）を供給する。
アクセスＡ１／１及びＡ２／１に適用された信号
は夫々S+ 0（ｔ）及びS- 0（ｔ＋１）として指示され
ている。信号S+ 0（ｔ）はフイルタの係数の逐次適
応のための回路１５／１の第１入力１５／１に対
してのみならず、加算器１０／１の第１の入力と
乗算器１１／１の第１の入力に対しても適用され
る。信号S- 0（ｔ＋１）はクロツク信号Ｈによる読
取り作動される遅延回路１４／１の入力に対し適
用される。遅延回路１４／１の出力は逐次適応の
ための回路１５／１の第２の入力１５２／１に対
してのみならず、加算器１２／１の第１の入力と
乗算器１３／１の第１の入力に対しても適用され
る信号Ｓ（ｔ）を送出する。乗算器１１／１の
出力は加算器１２／１の第２の入力に適用される
信号S+- 0（ｔ）を供給する。乗算器１３／１の出
力は加算器１６の第１の入力１６／１に対しての
みならず、加算器１０／１の第２入力に対しても
適用される信号S-+ 0（ｔ）を供給する。加算器１
０／１の出力は逐次適応のための回路１５／１の
第３の入力１５３／１に適用される信号S+ 1（ｔ）
を供給する。加算器１０／１の出力は第１のセル
の出力であるアクセスA3／１を構成する。加算
器１２／１の出力は逐次適応のための回路１５／
１の第４の入力１５４／１に適用される信号S- 1
（ｔ＋１）を供給し、加算器１２／１の出力は第
１のセルＣ／１の第２出力である第４アクセス
A4／１を構成する。逐次適応のための回路１
５／１の出力１５５／１は乗算器１３／１の第２
の入力に対してのみならず乗算器１１／１の第２
の入力にも適用される信号k1（ｔ）を供給する。
対応する指標のついた同じ関係がＮ番目である
最後のセルＣ／Ｎを出力とするまでのｍ（＞１）
番目のセルに対し適用され、ｍ番目のセルｃ／ｍ
の出力であるアクセスＡ３／ｍ，Ａ４／ｍはｍ＋
１番目である次のセルに対応する入力であるアク
セスＡ１／ｍ＋１に接続されている。最後に適応
予測回路８の出力である加算器１６の出力は予測
信号（ｔ）を供給する。
最後のセルＣ／Ｎを出力とするまでのｍ（＞１）
番目のセルに対し適用され、ｍ番目のセルｃ／ｍ
の出力であるアクセスＡ３／ｍ，Ａ４／ｍはｍ＋
１番目である次のセルに対応する入力であるアク
セスＡ１／ｍ＋１に接続されている。最後に適応
予測回路８の出力である加算器１６の出力は予測
信号（ｔ）を供給する。
加算器１０／ｍ、乗算器１１／ｍ、加算器１
２／ｍ、乗算器１３／ｍ、逐次適応のための回路
１５／ｍ（遅延回路１４／ｍは含まれず）により
構成されるセルは、異なる回路か或いは単一の時
多重化セルで構成され、セルは適応予測回路の性
質によく適合しており、連続的に機能しなければ
ならない（後者の場合に使用される多重化操作は
図示せず）。
２／ｍ、乗算器１３／ｍ、逐次適応のための回路
１５／ｍ（遅延回路１４／ｍは含まれず）により
構成されるセルは、異なる回路か或いは単一の時
多重化セルで構成され、セルは適応予測回路の性
質によく適合しており、連続的に機能しなければ
ならない（後者の場合に使用される多重化操作は
図示せず）。
表示された適用では分析型回路の操作は次のよ
うにして第１図の差分符号化回路（或いは第２図
の復号化回路）の全体操作に導入される。
うにして第１図の差分符号化回路（或いは第２図
の復号化回路）の全体操作に導入される。
(1) 現在の標本化時の前に（つまり、（ｔ）に少
し先行する時間に）、ｍ＝０，……，Ｎ−１に
対し積S-+ n（ｔ）が計算され、これはメモリ位
置レジスタ（図示されず）に記憶され、
（ｔ）が回路１６で計算され、これが合計を出
す。
し先行する時間に）、ｍ＝０，……，Ｎ−１に
対し積S-+ n（ｔ）が計算され、これはメモリ位
置レジスタ（図示されず）に記憶され、
（ｔ）が回路１６で計算され、これが合計を出
す。
（ｔ）＝−［S-+ 0（ｔ）＋…＋S-+ n-1（ｔ）
＋…＋S-+ N-1（ｔ）］
(2) 第１図の符号化回路の減算器１に於ける標本
化時ｔに差ｅ（ｔ）＝ｙ（ｔ）−（ｔ）が作ら
れ、次にこの差は（ｔ）を供給する回路５で
量子化され、量子化された差は復元されたサン
プル（ｔ）を提供するため符号化回路の代数
加算器７で予測値（ｔ）に加算され、これが
適応予測回路８に導入される（類似の操作が対
応する信号の復号化回路でおこる）。
化時ｔに差ｅ（ｔ）＝ｙ（ｔ）−（ｔ）が作ら
れ、次にこの差は（ｔ）を供給する回路５で
量子化され、量子化された差は復元されたサン
プル（ｔ）を提供するため符号化回路の代数
加算器７で予測値（ｔ）に加算され、これが
適応予測回路８に導入される（類似の操作が対
応する信号の復号化回路でおこる）。
(3) 次に加算器１０／１では
S+ 1（ｔ）＝S+ 0（ｔ）＋S+- 0（ｔ）
が構成され、
乗算器１１／１では
S+- 0（ｔ）＝k1（ｔ）S+ 0（ｔ）
が構成され、
加算器１２／１では
S- 1（ｔ＋１）＝S- 0（ｔ）＋S+- 0（ｔ）
が構成される。
次に逐次適応のための回路１５／１は、k1
（ｔ＋１）となる係数k1（ｔ）値を更新すべく動
作し、同じ一連の動作がＮ番目のセルＣ／Ｎま
で各セル毎におこなわれる。
（ｔ＋１）となる係数k1（ｔ）値を更新すべく動
作し、同じ一連の動作がＮ番目のセルＣ／Ｎま
で各セル毎におこなわれる。
(4) ｍ＝１，２，……，Ｎに対しS- n-1（ｔ）から
S- n-1（ｔ＋１）への遅延回路１４／ｍの出力の
変化がクロツクＨによつて行われ、次に積
S-+ n（ｔ＋１）＝kn+1（ｔ＋１）S- n（ｔ＋１）が
予測値（ｔ＋１）と共に計算され、次に適応
予測回路は次の標本化時ｔ＋１のために準備さ
れる。
S- n-1（ｔ＋１）への遅延回路１４／ｍの出力の
変化がクロツクＨによつて行われ、次に積
S-+ n（ｔ＋１）＝kn+1（ｔ＋１）S- n（ｔ＋１）が
予測値（ｔ＋１）と共に計算され、次に適応
予測回路は次の標本化時ｔ＋１のために準備さ
れる。
信号S+ 1（ｔ）及びS- 1（ｔ＋１）が逐次適応のた
めの回路１５／１で明確に使用されていない場合
の前述の(3)の段階に関する動作変形に於いて、係
数k1（ｔ）は更新され、信号S+ 0（ｔ）及びS- 0（ｔ）
が得られるやいなやk1（ｔ＋１）となる。次に積
S-+ 0（ｔ）の新しい値のみならず、新しい係数と
共に積S+- 0（ｔ）が計算される。次に加算器１
０／１及び１２／１で合計が出される。同じ一連
の動作がＮ番目のセルＣ／Ｎを含む各セル毎にお
こなわれる。操作段１，２及び４は変わらない。
めの回路１５／１で明確に使用されていない場合
の前述の(3)の段階に関する動作変形に於いて、係
数k1（ｔ）は更新され、信号S+ 0（ｔ）及びS- 0（ｔ）
が得られるやいなやk1（ｔ＋１）となる。次に積
S-+ 0（ｔ）の新しい値のみならず、新しい係数と
共に積S+- 0（ｔ）が計算される。次に加算器１
０／１及び１２／１で合計が出される。同じ一連
の動作がＮ番目のセルＣ／Ｎを含む各セル毎にお
こなわれる。操作段１，２及び４は変わらない。
第４図の変形では適応予測回路の入力信号は復
元されたエラー信号（ｔ）である。この信号は
最後のセルＣ／Ｎの第３アクセスＡ３／Ｎに適用
される。第１のセルＣ／１の第１及び第２アクセ
スＡ１／１及びＡ２／１は相互連結されている。
元されたエラー信号（ｔ）である。この信号は
最後のセルＣ／Ｎの第３アクセスＡ３／Ｎに適用
される。第１のセルＣ／１の第１及び第２アクセ
スＡ１／１及びＡ２／１は相互連結されている。
第４図の適応予測回路８は次のように動作す
る。入力信号はすでに使用された記号法に従い
S+ N（ｔ）として指示される。この信号はフイル
タ係数の逐次適応回路１５／Ｎの第３の入力１５
３／Ｎに対してのみならず、減算器１７／Ｎの第
１の入力に対しても適用される。Ｎ番目のセル
Ｃ／Ｎの第２の入力は信号S- N-1（ｔ＋１）を有
し、この信号はクロツクＨにより読取り制御され
る遅延回路１４／Ｎの入力に適用される。遅延回
路１４／Ｎの出力は信号S- N-1（ｔ）を供給し、こ
の信号は逐次適応のための回路１５／Ｎの第２の
入力１５２／Ｎに対してのみならず、加算器１
２／Ｎの第１の入力と乗算器１３／Ｎの第１の入
力に対しても適用される。減算器１７／Ｎの出力
は信号S+ N-1（ｔ）を供給し、この信号は逐次適応
のための回路１５／Ｎの第１の入力１５１／Ｎに
対してのみならず、乗算器１１／Ｎの第１の入力
に対しても適用される。信号S+ N-1（ｔ）は又Ｎ番
目のセルＣ／Ｎの出力でもあるアクセスＡ１／Ｎ
にも供給される。加算器１２／Ｎの出力は信号
S- N（ｔ＋１）を供給し、この信号は係数再調整
回路１５／Ｎの第４の入力１５４／Ｎに適用され
る。信号S- N（ｔ＋１）は又Ｎ番目のセルＣ／Ｎ
の出力でもある第４のアクセスＡ４／Ｎにも供給
されているが、第４のアクセスＡ４／Ｎに供給さ
れた信号S- N（ｔ＋１）は、適応予測回路８の外
部では使用されない。乗算器１１／Ｎの出力は信
号S+- N-1（ｔ）を供給し、この信号は加算器１
２／Ｎの第２の入力に適用される。乗算器１３／
Ｎの出力は信号S-+ N-1（ｔ）を供給し、この信号
は加算器１６の最後の入力１６／Ｎに対してのみ
ならず、減算器１７／Ｎの第２の入力−にも適用
される。逐次適応のための回路１５／Ｎの出力１
５５／Ｎは信号KN（ｔ）を供給し、この信号は乗
算器１３／Ｎの第２の入力に対してのみならず、
乗算器１１／Ｎの第２の入力に対しても適用され
る。
る。入力信号はすでに使用された記号法に従い
S+ N（ｔ）として指示される。この信号はフイル
タ係数の逐次適応回路１５／Ｎの第３の入力１５
３／Ｎに対してのみならず、減算器１７／Ｎの第
１の入力に対しても適用される。Ｎ番目のセル
Ｃ／Ｎの第２の入力は信号S- N-1（ｔ＋１）を有
し、この信号はクロツクＨにより読取り制御され
る遅延回路１４／Ｎの入力に適用される。遅延回
路１４／Ｎの出力は信号S- N-1（ｔ）を供給し、こ
の信号は逐次適応のための回路１５／Ｎの第２の
入力１５２／Ｎに対してのみならず、加算器１
２／Ｎの第１の入力と乗算器１３／Ｎの第１の入
力に対しても適用される。減算器１７／Ｎの出力
は信号S+ N-1（ｔ）を供給し、この信号は逐次適応
のための回路１５／Ｎの第１の入力１５１／Ｎに
対してのみならず、乗算器１１／Ｎの第１の入力
に対しても適用される。信号S+ N-1（ｔ）は又Ｎ番
目のセルＣ／Ｎの出力でもあるアクセスＡ１／Ｎ
にも供給される。加算器１２／Ｎの出力は信号
S- N（ｔ＋１）を供給し、この信号は係数再調整
回路１５／Ｎの第４の入力１５４／Ｎに適用され
る。信号S- N（ｔ＋１）は又Ｎ番目のセルＣ／Ｎ
の出力でもある第４のアクセスＡ４／Ｎにも供給
されているが、第４のアクセスＡ４／Ｎに供給さ
れた信号S- N（ｔ＋１）は、適応予測回路８の外
部では使用されない。乗算器１１／Ｎの出力は信
号S+- N-1（ｔ）を供給し、この信号は加算器１
２／Ｎの第２の入力に適用される。乗算器１３／
Ｎの出力は信号S-+ N-1（ｔ）を供給し、この信号
は加算器１６の最後の入力１６／Ｎに対してのみ
ならず、減算器１７／Ｎの第２の入力−にも適用
される。逐次適応のための回路１５／Ｎの出力１
５５／Ｎは信号KN（ｔ）を供給し、この信号は乗
算器１３／Ｎの第２の入力に対してのみならず、
乗算器１１／Ｎの第２の入力に対しても適用され
る。
１番目のセルＣ／１に到るまでｍ（＜Ｎ）番目
の全てのセルに対しても対応する指標と共に同じ
関係が適用される。適応予測回路８の対応する変
形の構成に関する第３図の説明に関してなされた
説明はここでは減算器１７／ｍ、乗算器１１／
ｍ、加算器１２／ｍ、乗算器１３／ｍ、及び逐次
適応のための回路１５／ｍ（遅延回路１４／ｍを
除く）により構成される夫々のセルの構成に適用
される。
の全てのセルに対しても対応する指標と共に同じ
関係が適用される。適応予測回路８の対応する変
形の構成に関する第３図の説明に関してなされた
説明はここでは減算器１７／ｍ、乗算器１１／
ｍ、加算器１２／ｍ、乗算器１３／ｍ、及び逐次
適応のための回路１５／ｍ（遅延回路１４／ｍを
除く）により構成される夫々のセルの構成に適用
される。
合成型回路の動作は次のようにして第１図の差
分符号化回路或いは第２図の復号化回路の全体動
作に導入される。
分符号化回路或いは第２図の復号化回路の全体動
作に導入される。
(1) 現在の標本化時ｔの前に積S-+ n（ｔ）が前の
場合と同様に計算され、図示されていないメモ
リ位置レジスタに記憶され、予測値（ｔ）は
加算器１６で計算され、加算器１６は合計を出
す。
場合と同様に計算され、図示されていないメモ
リ位置レジスタに記憶され、予測値（ｔ）は
加算器１６で計算され、加算器１６は合計を出
す。
（ｔ）＝−［S-+ 0（ｔ）＋S-+ 1（ｔ）＋…
＋S-+ N-1（ｔ）］
(2) 標本化時の後符号化回路で得られる量子化さ
れた差（ｔ）は適応予測回路８に導入される
（復号化回路に関し、対応信号は同一の適応
予測回路８に導入される）。
れた差（ｔ）は適応予測回路８に導入される
（復号化回路に関し、対応信号は同一の適応
予測回路８に導入される）。
(3) 減算器１７／Ｎでは
S+ N-1（ｔ）＝（ｔ）−S-+ N-1（ｔ）が構成さ
れ、 乗算器で１１／Ｎでは S+- N-1（ｔ）＝kN（ｔ）S+ N-1（ｔ）が構成され、 加算器１２／Ｎでは S- N（ｔ＋１）＝S- N-1（ｔ）＋S+- N-1（ｔ）が構
成される。
れ、 乗算器で１１／Ｎでは S+- N-1（ｔ）＝kN（ｔ）S+ N-1（ｔ）が構成され、 加算器１２／Ｎでは S- N（ｔ＋１）＝S- N-1（ｔ）＋S+- N-1（ｔ）が構
成される。
次に逐次適応のための回路１５／Ｎが機能
し、kN（ｔ＋１）となる係数KN（ｔ）値を更新
し、同じ一連の操作が１番目のセルＣ／１を含
むセルに到るまで各セル毎におこなわれる。
し、kN（ｔ＋１）となる係数KN（ｔ）値を更新
し、同じ一連の操作が１番目のセルＣ／１を含
むセルに到るまで各セル毎におこなわれる。
(4) ｍ＝１，２，……Ｎに対しS- n-1（ｔ）から
S- n-1（ｔ＋１）への遅延回路１４／ｍの出力の
変化がクロツクＨによつて行われる。次に積
S-+ n（ｔ＋１）は予測値（ｔ＋１）と共に計
算され、次に適応予測回路は次の標本化時ｔ＋
１のために準備される。
S- n-1（ｔ＋１）への遅延回路１４／ｍの出力の
変化がクロツクＨによつて行われる。次に積
S-+ n（ｔ＋１）は予測値（ｔ＋１）と共に計
算され、次に適応予測回路は次の標本化時ｔ＋
１のために準備される。
第５図から第９図までは本発明による適応予測
回路の係数の逐次適応のための回路１５／１及び
１５／Ｎの特別な具体例を図示する。いずれのセ
ルに対しても適用される構造のため、セルの番号
に対応する符号は省略されている。
回路の係数の逐次適応のための回路１５／１及び
１５／Ｎの特別な具体例を図示する。いずれのセ
ルに対しても適用される構造のため、セルの番号
に対応する符号は省略されている。
第５図に示された逐次適応のための回路１５は
適応予測回路８の第１の入力１５１に接続された
入力と出力とを有する第１の符号検出回路２４
と、適応予測回路８の第２の入力１５２に接続さ
れた入力と出力とを有する第２の符号検出回路２
５と、第１の符号検出回路２４及び第２の符号検
出回路２５の出力に夫々接続された２個の入力と
１個の出力が備えられた排他的オアゲート２６
と、排他的オアゲート２６の出力に接続された１
個の入力を含む複数の段を有し、かつ２個の出力
を備え、第１の出力が最初の段に対応し、第２の
出力が最後の段に対応するシフトレジスタ２７
と、２個の入力と１個の出力とを備え、一方の入
力がクロツクパルスH3を受信し、他方の入力が
シフトレジスタ２７の第１の出力に接続されてい
る第１のアンドゲート２８と、２個の入力と１個
の出力とを備え、一方の入力がクロツクパルス
H1を受信し、他方の入力がシフトレジスタの第
２の出力に接続されている第２のアンドゲート２
９と、第１のアンドゲート２８の出力に接続され
た正方向カウント入力＋と、第２のアンドゲート
２９の出力に接続された逆方向カウント入力−
と、１個の出力。
適応予測回路８の第１の入力１５１に接続された
入力と出力とを有する第１の符号検出回路２４
と、適応予測回路８の第２の入力１５２に接続さ
れた入力と出力とを有する第２の符号検出回路２
５と、第１の符号検出回路２４及び第２の符号検
出回路２５の出力に夫々接続された２個の入力と
１個の出力が備えられた排他的オアゲート２６
と、排他的オアゲート２６の出力に接続された１
個の入力を含む複数の段を有し、かつ２個の出力
を備え、第１の出力が最初の段に対応し、第２の
出力が最後の段に対応するシフトレジスタ２７
と、２個の入力と１個の出力とを備え、一方の入
力がクロツクパルスH3を受信し、他方の入力が
シフトレジスタ２７の第１の出力に接続されてい
る第１のアンドゲート２８と、２個の入力と１個
の出力とを備え、一方の入力がクロツクパルス
H1を受信し、他方の入力がシフトレジスタの第
２の出力に接続されている第２のアンドゲート２
９と、第１のアンドゲート２８の出力に接続され
た正方向カウント入力＋と、第２のアンドゲート
２９の出力に接続された逆方向カウント入力−
と、１個の出力。
この回路はいわゆる符号積プロセスを使用し、
次のように作用する。
次のように作用する。
逐次適応のための回路１５の入力１５３及び１
５４は使用されない。入力１５１に適用される信
号S+ n-1（ｔ）はS+（ｔ）により示される。入力１
５２に適用される信号S- n-1（ｔ）はS-（ｔ）とし
て示される。
５４は使用されない。入力１５１に適用される信
号S+ n-1（ｔ）はS+（ｔ）により示される。入力１
５２に適用される信号S- n-1（ｔ）はS-（ｔ）とし
て示される。
信号S+（ｔ）は符号検出回路２４の入力に適用
され、その出力に於いてビツトの形状のS+（ｔ）
の符号を供給する。信号S-（ｔ）は符号検出回路
２４と同一の符号検出回路２５の入力に適用され
る。符号検出回路２４の出力は信号b+（ｔ）を供
給し、この信号は排他的論理和の論理機能を行う
排他的オアゲート２６の第１の入力に適用され
る。符号検出回路２５の出力は信号b-（ｔ）を供
給し、この信号は排他的オアゲート２６の第２の
入力に適用される。排他的オアゲート２６の出力
は信号π（ｔ）を供給し、この信号はシフトレジ
スタ２７の入力に適用され、シフトレジスタ２７
の右方向への１ステツプのシフト命令はクロツク
H2により与えられる。レジスタ２７の第１段の
出力は信号π（ｔ）を供給し、この信号はアンド
ゲート２８の第１の入力に供給されており、ゲー
ト２８の第２の入力はクロツクH3を受信する。
レジスタ２７の最後の段の出力は信号π（ｔ−Ｌ
＋１）を供給する。ここでＬはレジスタ２７の段
数である。レジスタ２７の最後の段の出力はアン
ドゲート２９の第１の入力に接続されており、ゲ
ート２９の第２の入力はクロツクH1を受信する。
ゲート２８の出力Ｃは二進の双方向カウンタ３０
の正方向カウント入力＋に接続されている。ゲー
ト２９の出力Ｄは同カウンタ３０の逆方向カウン
ト入力−に接続されている。カウンタ３０の出力
は０とＬの間の二進数λ（ｔ）を供給し、この数
λ（ｔ）は読出し専用メモリ３１の入力に適用さ
れる。
され、その出力に於いてビツトの形状のS+（ｔ）
の符号を供給する。信号S-（ｔ）は符号検出回路
２４と同一の符号検出回路２５の入力に適用され
る。符号検出回路２４の出力は信号b+（ｔ）を供
給し、この信号は排他的論理和の論理機能を行う
排他的オアゲート２６の第１の入力に適用され
る。符号検出回路２５の出力は信号b-（ｔ）を供
給し、この信号は排他的オアゲート２６の第２の
入力に適用される。排他的オアゲート２６の出力
は信号π（ｔ）を供給し、この信号はシフトレジ
スタ２７の入力に適用され、シフトレジスタ２７
の右方向への１ステツプのシフト命令はクロツク
H2により与えられる。レジスタ２７の第１段の
出力は信号π（ｔ）を供給し、この信号はアンド
ゲート２８の第１の入力に供給されており、ゲー
ト２８の第２の入力はクロツクH3を受信する。
レジスタ２７の最後の段の出力は信号π（ｔ−Ｌ
＋１）を供給する。ここでＬはレジスタ２７の段
数である。レジスタ２７の最後の段の出力はアン
ドゲート２９の第１の入力に接続されており、ゲ
ート２９の第２の入力はクロツクH1を受信する。
ゲート２８の出力Ｃは二進の双方向カウンタ３０
の正方向カウント入力＋に接続されている。ゲー
ト２９の出力Ｄは同カウンタ３０の逆方向カウン
ト入力−に接続されている。カウンタ３０の出力
は０とＬの間の二進数λ（ｔ）を供給し、この数
λ（ｔ）は読出し専用メモリ３１の入力に適用さ
れる。
図示された具体例では排他的オアゲート２６か
らの連続信号π（ｔ）は標本化周期のＬ倍にしい
時間中レジスタ２７に記憶され、その後これらの
信号は消滅する。この時間は一語のスペクトル特
性の形成の時間定数の絶対値のオーダつまり約10
ミリ秒に等しい。125μsの標本化周期に対してＬ
＝128が例として示される。各標本化周期の間ク
ロツクH1が最初に作動する。シフトレジスタ２
７の最後の段に存在するビツトπ（ｔ−Ｌ）が１
であるなら、カウンタ３０の内容量は１ユニツト
減らされる。次にクロツクH1が作動し、レジス
タ２７の内容量の右方向へ１段けた移動させ、レ
ジスタ２７の第１段はビツトπ（ｔ）を含むよう
になる。最後にクロツクH3が作動する。ビツト
π（ｔ）が１にあるなら、カウンタ３０の内容量
は１ユニツト増加される。このようにカウンタ３
０に記憶された二進数は正確に、現在の標本化周
期及び先行Ｌ−１標本化周期中に見られた信号
S+（ｔ）とS-（ｔ）の符号の非一致数を表わす。
次にこの二進数λ（ｔ）は二進数のアドレス信号
として使用され、テーブルとして機能し、出力が
係数ｋ（ｔ）を供給するメモリ３１に前もつて導
入された−１と＋１の間の代数的数を指定する。
らの連続信号π（ｔ）は標本化周期のＬ倍にしい
時間中レジスタ２７に記憶され、その後これらの
信号は消滅する。この時間は一語のスペクトル特
性の形成の時間定数の絶対値のオーダつまり約10
ミリ秒に等しい。125μsの標本化周期に対してＬ
＝128が例として示される。各標本化周期の間ク
ロツクH1が最初に作動する。シフトレジスタ２
７の最後の段に存在するビツトπ（ｔ−Ｌ）が１
であるなら、カウンタ３０の内容量は１ユニツト
減らされる。次にクロツクH1が作動し、レジス
タ２７の内容量の右方向へ１段けた移動させ、レ
ジスタ２７の第１段はビツトπ（ｔ）を含むよう
になる。最後にクロツクH3が作動する。ビツト
π（ｔ）が１にあるなら、カウンタ３０の内容量
は１ユニツト増加される。このようにカウンタ３
０に記憶された二進数は正確に、現在の標本化周
期及び先行Ｌ−１標本化周期中に見られた信号
S+（ｔ）とS-（ｔ）の符号の非一致数を表わす。
次にこの二進数λ（ｔ）は二進数のアドレス信号
として使用され、テーブルとして機能し、出力が
係数ｋ（ｔ）を供給するメモリ３１に前もつて導
入された−１と＋１の間の代数的数を指定する。
例としてメモリ３１によりλ（ｔ）とｋ（ｔ）と
の間に確立された対応関係は次のようになりう
る。
の間に確立された対応関係は次のようになりう
る。
ｋ（ｔ）＝−sin（１−2λ（ｔ）／Ｌ）
第６図は逐次適応回路１５の別の具体例を示
し、この逐次適応のための回路１５は適応予測回
路８の第１の入力１５１に接続された入力と出力
とを有する第１の符号検出回路３２と、適応予測
回路８の第２の入力１５２に接続された入力と出
力とを有する第２の符号検出回路３３と、夫々第
１の符号検出回路３２及び第２の符号検出回路３
３に接続された２個の入力と１個の出力とを備え
た排他的オアゲート３４と、排他的オアゲート３
４の出力に接続された第１の入力と第２の入力と
出力とを有する代数計算回路３５と、第１の入力
と第２の入力と出力とを有し、第１の入力が代数
計算回路３５の出力に接続されている加算器３６
と、加算器３６の出力に接続された入力と代数計
算回路３５及び加算器３６の第２の入力に接続さ
れた出力とを有する遅延回路３７と、加算器３６
の出力に接続された入力と係数ｋ（ｔ）を供給す
る出力とを備えた読出し専用メモリ３８とを含
む。
し、この逐次適応のための回路１５は適応予測回
路８の第１の入力１５１に接続された入力と出力
とを有する第１の符号検出回路３２と、適応予測
回路８の第２の入力１５２に接続された入力と出
力とを有する第２の符号検出回路３３と、夫々第
１の符号検出回路３２及び第２の符号検出回路３
３に接続された２個の入力と１個の出力とを備え
た排他的オアゲート３４と、排他的オアゲート３
４の出力に接続された第１の入力と第２の入力と
出力とを有する代数計算回路３５と、第１の入力
と第２の入力と出力とを有し、第１の入力が代数
計算回路３５の出力に接続されている加算器３６
と、加算器３６の出力に接続された入力と代数計
算回路３５及び加算器３６の第２の入力に接続さ
れた出力とを有する遅延回路３７と、加算器３６
の出力に接続された入力と係数ｋ（ｔ）を供給す
る出力とを備えた読出し専用メモリ３８とを含
む。
第６図に示す逐次適応のための回路１５はいわ
ゆる符号積方法を使用する。それは次のように作
動する。入力１５３及び１５４は必ずしも使用さ
れない。入力１５１に適用される信号S+ n-1（ｔ）
はS+（ｔ）として示され、第５図の第１の符号検
出回路２４と同一である第１の符号検出回路３２
に適用される。逐次適応のための回路１５の他方
の入力に適用される信号S- n-1（ｔ）はS-（ｔ）と
して示され、第５図の第２の符号検出回路２５と
同一の第２の符号検出回路３３の入力に適用され
る。符号検出回路３２の出力は信号b+（ｔ）を供
給し、信号b+（ｔ）は排他的論理和機能と対称化
機能を果す排他的オアゲート３４の第１の入力に
適用される。符号検出回路３３の出力は信号b-
（ｔ）を供給し、信号b-（ｔ）は排他的オアゲー
ト３４の第２の入力に適用される。排他的オアゲ
ート３４の出力は信号ｒ（ｔ）を供給し、信号ｒ
（ｔ）は代数計算回路３５の第２の入力に適用さ
れ、代数計算回路３５の第１の入力は定信号τを
受信し、第３の入力はクロツクＨにより作動され
る遅延回路３７の出力から信号Ｌ（ｔ−１）を受
信する。代数計算回路３５の出力は加算器３６の
第１入力に適用される信号δL（ｔ）を供給し、加
算器３６の第２の入力は信号Ｌ（ｔ−１）を受信
する。加算器３６の出力は信号Ｌ（ｔ）を供給し、
信号Ｌ（ｔ）はメモリ３８の入力に対してのみな
らず、遅延回路３７の入力に対しても適用され
る。メモリ３８は係数ｋ（ｔ）を供給する。
ゆる符号積方法を使用する。それは次のように作
動する。入力１５３及び１５４は必ずしも使用さ
れない。入力１５１に適用される信号S+ n-1（ｔ）
はS+（ｔ）として示され、第５図の第１の符号検
出回路２４と同一である第１の符号検出回路３２
に適用される。逐次適応のための回路１５の他方
の入力に適用される信号S- n-1（ｔ）はS-（ｔ）と
して示され、第５図の第２の符号検出回路２５と
同一の第２の符号検出回路３３の入力に適用され
る。符号検出回路３２の出力は信号b+（ｔ）を供
給し、信号b+（ｔ）は排他的論理和機能と対称化
機能を果す排他的オアゲート３４の第１の入力に
適用される。符号検出回路３３の出力は信号b-
（ｔ）を供給し、信号b-（ｔ）は排他的オアゲー
ト３４の第２の入力に適用される。排他的オアゲ
ート３４の出力は信号ｒ（ｔ）を供給し、信号ｒ
（ｔ）は代数計算回路３５の第２の入力に適用さ
れ、代数計算回路３５の第１の入力は定信号τを
受信し、第３の入力はクロツクＨにより作動され
る遅延回路３７の出力から信号Ｌ（ｔ−１）を受
信する。代数計算回路３５の出力は加算器３６の
第１入力に適用される信号δL（ｔ）を供給し、加
算器３６の第２の入力は信号Ｌ（ｔ−１）を受信
する。加算器３６の出力は信号Ｌ（ｔ）を供給し、
信号Ｌ（ｔ）はメモリ３８の入力に対してのみな
らず、遅延回路３７の入力に対しても適用され
る。メモリ３８は係数ｋ（ｔ）を供給する。
図示された具体例ではb+（ｔ）とb-（ｔ）に適
用された排他的論理和機能から生じるビツトは、
当該ビツトが０或いは１に等しいかどうかに依存
しながら、対称化により、値＋１又は−１を表わ
す二進数に変換される。代数計算回路３５は次の
計算をおこなう。
用された排他的論理和機能から生じるビツトは、
当該ビツトが０或いは１に等しいかどうかに依存
しながら、対称化により、値＋１又は−１を表わ
す二進数に変換される。代数計算回路３５は次の
計算をおこなう。
δL（ｔ）＝δ［ｒ（ｔ）−Ｌ（ｔ−１）］
従つて信号Ｌ（ｔ）は、信号S+（ｔ）とS-（ｔ）
の符号間の相関関係の指数関数的減少メモリ（一
次の低パスフイルタリング）が備わつた帰納的推
定量である。定数τは2-kに等しくなるように選
択され、この場合ｋは正の整数である。τによる
乗算はその場合簡単な二進シフトに相応する。テ
ーブルの機能を果すメモリ３８は、例えば次式 ｋ（ｔ）＝−sinπ／２Ｌ（ｔ） のＬ（ｔ）とｋ（ｔ）間の非線形対応関係を実行す
る。実際の具体例ではτ＝2-6が例としてあげら
れる。
の符号間の相関関係の指数関数的減少メモリ（一
次の低パスフイルタリング）が備わつた帰納的推
定量である。定数τは2-kに等しくなるように選
択され、この場合ｋは正の整数である。τによる
乗算はその場合簡単な二進シフトに相応する。テ
ーブルの機能を果すメモリ３８は、例えば次式 ｋ（ｔ）＝−sinπ／２Ｌ（ｔ） のＬ（ｔ）とｋ（ｔ）間の非線形対応関係を実行す
る。実際の具体例ではτ＝2-6が例としてあげら
れる。
第７図は係数の逐次適応回路の別の具体例を図
示し、この逐次適応のための回路１５は 適応予測回路８の第１の入力１５１に接続され
た第１の入力と第２の入力と出力とを有する第１
の乗算器３９と、第１の入力１５１に接続された
１個の入力を有し、１個の出力が備えられた絶対
値を供給するための第１の絶対値回路４０と、適
応予測回路８の第４の入力１５４に接続された１
個の入力と第１の乗算器３９の第２の入力に接続
された１個の出力とを備えた第１の符号抽出回路
４１と、適応予測回路８の第２の入力１５２に接
続された第１の入力と第２の入力と出力とを有す
る第２の乗算器４２と、第２の入力１５２に接続
された入力と、出力とを備え絶対値を供給するた
めの第２の絶対値回路４３と、適応予測回路８の
第３の入力１５３に接続された入力と第２の乗算
器４２の第２の入力に接続された出力とを有する
第２の符号抽出回路４４と、夫々第１の乗算器３
９及び第２の乗算器４２の出力に接続された２個
の入力と１個の出力とを備えた第１の加算器４５
と、３個の入力を備え、第１の入力が定信号を受
信し、第２の入力が第１加算器４５の出力に接続
されている乗算−除算器４６と、４個の入力と１
個の出力を備え、第１の入力が定信号を受信し、
第２の入力が絶対値をもたらすための第１の絶対
値回路４０の出力に接続され、第３の入力が絶対
値をもたらすための第２の絶対値回路４３の出力
に接続されている代数計算回路４７と、代数計算
回路４７の出力に接続された第１の入力と第２の
入力と出力とを有する第２の加算器４８と、第２
の加算器４８の出力に接続された入力と第２の加
算器４８の第２の入力と代数計算回路４７の第４
の入力とに接続された出力とを有する遅延回路４
９と、第２の加算器４８の出力に接続された１個
の入力と乗算−除算器４６の第３の入力に接続さ
れた出力とを備えた変換回路５０と、乗算−除算
器４６の出力に接続された第１の入力と、第２の
入力と、係数ｋ（ｔ）を供給する出力とを有する
減算器５１と、減算器５１の出力に接続された入
力と減算器５１の第２入力に接続された出力とを
備えた遅延回路５２とを含む。
示し、この逐次適応のための回路１５は 適応予測回路８の第１の入力１５１に接続され
た第１の入力と第２の入力と出力とを有する第１
の乗算器３９と、第１の入力１５１に接続された
１個の入力を有し、１個の出力が備えられた絶対
値を供給するための第１の絶対値回路４０と、適
応予測回路８の第４の入力１５４に接続された１
個の入力と第１の乗算器３９の第２の入力に接続
された１個の出力とを備えた第１の符号抽出回路
４１と、適応予測回路８の第２の入力１５２に接
続された第１の入力と第２の入力と出力とを有す
る第２の乗算器４２と、第２の入力１５２に接続
された入力と、出力とを備え絶対値を供給するた
めの第２の絶対値回路４３と、適応予測回路８の
第３の入力１５３に接続された入力と第２の乗算
器４２の第２の入力に接続された出力とを有する
第２の符号抽出回路４４と、夫々第１の乗算器３
９及び第２の乗算器４２の出力に接続された２個
の入力と１個の出力とを備えた第１の加算器４５
と、３個の入力を備え、第１の入力が定信号を受
信し、第２の入力が第１加算器４５の出力に接続
されている乗算−除算器４６と、４個の入力と１
個の出力を備え、第１の入力が定信号を受信し、
第２の入力が絶対値をもたらすための第１の絶対
値回路４０の出力に接続され、第３の入力が絶対
値をもたらすための第２の絶対値回路４３の出力
に接続されている代数計算回路４７と、代数計算
回路４７の出力に接続された第１の入力と第２の
入力と出力とを有する第２の加算器４８と、第２
の加算器４８の出力に接続された入力と第２の加
算器４８の第２の入力と代数計算回路４７の第４
の入力とに接続された出力とを有する遅延回路４
９と、第２の加算器４８の出力に接続された１個
の入力と乗算−除算器４６の第３の入力に接続さ
れた出力とを備えた変換回路５０と、乗算−除算
器４６の出力に接続された第１の入力と、第２の
入力と、係数ｋ（ｔ）を供給する出力とを有する
減算器５１と、減算器５１の出力に接続された入
力と減算器５１の第２入力に接続された出力とを
備えた遅延回路５２とを含む。
第７図に示す逐次適応のための回路１５はハイ
ブリツド積を備えた元のプロセスを使用し、その
動作は次のようになる。入力１５１は信号S+ n-1
（ｔ）を受信し、この信号は絶対値をもたらすた
めの絶対値回路４０の入力に対してのみならず、
乗算器３９の入力に対しても適用される。入力１
５４は信号S- n（ｔ＋１）を受信し、この信号は
符号抽出回路４１の入力に適用される。符号抽出
回路４１の出力は信号β-（ｔ＋１）を供給し、こ
の信号は乗算器３９の第２の入力に適用される。
入力１５２は信号S- n-1（ｔ）を受信し、この信号
は絶対値をもたらすための絶対値回路４３に対し
てのみならず、乗算器４２に対しても適用され
る。入力１５３は信号S+ n（ｔ）を受信し、この
信号は符号抽出回路４４の入力に適用される。符
号抽出回路４４の出力は信号β+（ｔ）を供給し、
この信号は乗算器４２の第２の入力に適用され
る。乗算器３９と４２、絶対値回路４０と４３、
符号抽出回路４１と４４は夫々二つで組になつた
同一のものである。乗算器３９の出力は加算器４
５の第１の入力に適用される信号π1（ｔ）を供給
する。乗算器４２の出力は加算器４５の第２の入
力に適用される信号π2（ｔ）を供給する。加算器
４５の出力は乗算−除算器４６の第２の入力に適
用される信号σ（ｔ）を供給する。絶対値回路４
０の出力は代数計算回路４７の第３の入力に適用
される信号S+ a（ｔ）を供給する。絶対値回路４３
の出力は代数計算回路４７の第２の入力に適用さ
れる信号S- a（ｔ）を供給する。代数計算回路４７
の第１の入力は定信号τを受信する。代数計算回
路４７の出力は信号δd（ｔ）を供給し、この信号
は加算器４８の第１の入力に適用される。加算器
４８の出力は信号ｄ（ｔ）を供給し、この信号は
変換回路５０の入力に対してのみならず、遅延回
路４９の入力に対しても適用される。クロツクＨ
により読取り制御される遅延回路４９は信号ｄ
（ｔ−１）を供給し、この信号は加算器４８の第
２の入力に対してのみならず代数計算回路４７の
第４の入力に対しても適用される。変換回路５０
の出力は乗算−除算器４６の第３の入力に適用さ
れる信号ｇ（ｔ）を供給し、乗算−除算器４６の
第１の入力は定信号τを受信する。乗算−除算器
４６の出力は減算器５１の第１の入力に適用され
る信号δK（ｔ）を供給し、減算器５１の出力は係
数ｋ（ｔ）を供給し、係数ｋ（ｔ）はクロツク
H′により読取り制御される遅延回路５２の入力
に適用される。遅延回路５２の出力は遅延係数ｋ
（ｔ−１）を供給し、係数ｋ（ｔ−１）は減算器５
１の第２の入力に適用される。
ブリツド積を備えた元のプロセスを使用し、その
動作は次のようになる。入力１５１は信号S+ n-1
（ｔ）を受信し、この信号は絶対値をもたらすた
めの絶対値回路４０の入力に対してのみならず、
乗算器３９の入力に対しても適用される。入力１
５４は信号S- n（ｔ＋１）を受信し、この信号は
符号抽出回路４１の入力に適用される。符号抽出
回路４１の出力は信号β-（ｔ＋１）を供給し、こ
の信号は乗算器３９の第２の入力に適用される。
入力１５２は信号S- n-1（ｔ）を受信し、この信号
は絶対値をもたらすための絶対値回路４３に対し
てのみならず、乗算器４２に対しても適用され
る。入力１５３は信号S+ n（ｔ）を受信し、この
信号は符号抽出回路４４の入力に適用される。符
号抽出回路４４の出力は信号β+（ｔ）を供給し、
この信号は乗算器４２の第２の入力に適用され
る。乗算器３９と４２、絶対値回路４０と４３、
符号抽出回路４１と４４は夫々二つで組になつた
同一のものである。乗算器３９の出力は加算器４
５の第１の入力に適用される信号π1（ｔ）を供給
する。乗算器４２の出力は加算器４５の第２の入
力に適用される信号π2（ｔ）を供給する。加算器
４５の出力は乗算−除算器４６の第２の入力に適
用される信号σ（ｔ）を供給する。絶対値回路４
０の出力は代数計算回路４７の第３の入力に適用
される信号S+ a（ｔ）を供給する。絶対値回路４３
の出力は代数計算回路４７の第２の入力に適用さ
れる信号S- a（ｔ）を供給する。代数計算回路４７
の第１の入力は定信号τを受信する。代数計算回
路４７の出力は信号δd（ｔ）を供給し、この信号
は加算器４８の第１の入力に適用される。加算器
４８の出力は信号ｄ（ｔ）を供給し、この信号は
変換回路５０の入力に対してのみならず、遅延回
路４９の入力に対しても適用される。クロツクＨ
により読取り制御される遅延回路４９は信号ｄ
（ｔ−１）を供給し、この信号は加算器４８の第
２の入力に対してのみならず代数計算回路４７の
第４の入力に対しても適用される。変換回路５０
の出力は乗算−除算器４６の第３の入力に適用さ
れる信号ｇ（ｔ）を供給し、乗算−除算器４６の
第１の入力は定信号τを受信する。乗算−除算器
４６の出力は減算器５１の第１の入力に適用され
る信号δK（ｔ）を供給し、減算器５１の出力は係
数ｋ（ｔ）を供給し、係数ｋ（ｔ）はクロツク
H′により読取り制御される遅延回路５２の入力
に適用される。遅延回路５２の出力は遅延係数ｋ
（ｔ−１）を供給し、係数ｋ（ｔ−１）は減算器５
１の第２の入力に適用される。
図示された具体例では加算器４５の出力に存在
する信号σ（ｔ）は次式に等しい。
する信号σ（ｔ）は次式に等しい。
σ（ｔ）＝S+ n-1（ｔ）・sign［S- n（ｔ＋１）］＋S-
n-1（ｔ）・sign［S+ n（ｔ）］ この信号は乗算−除算器４６で次式に等しい信
号が乗算−除算器４６から出力されるように処理
される。
n-1（ｔ）・sign［S+ n（ｔ）］ この信号は乗算−除算器４６で次式に等しい信
号が乗算−除算器４６から出力されるように処理
される。
δk（ｔ）＝τQ（ｔ）／ｇ（ｔ）
同様に代数計算回路４７の出力信号は次式に等
しい。
しい。
δd（ｔ）＝ｒ［｜S+ n-1（ｔ）｜
＋｜S- n-1（ｔ）｜−ｄ（ｔ−１）］
従つてｄ（ｔ）は信号S+ n-1（ｔ）とS- n-1（ｔ）
の絶対値の合計の平均値の指数関数的減少メモリ
が備わつた帰納的推定量である。減算器５１では
信号δk（ｔ）はｋ（ｔ−１）まで減じられる、σ
（ｔ）の形を考慮して、係数ｋ（ｔ）は、基準に対
し信号S- n（ｔ＋１）とS+ n（ｔ）との絶対値の合
計の予測の最小化をもつ可変利得勾配のアルゴリ
ズムにより調整される。
の絶対値の合計の平均値の指数関数的減少メモリ
が備わつた帰納的推定量である。減算器５１では
信号δk（ｔ）はｋ（ｔ−１）まで減じられる、σ
（ｔ）の形を考慮して、係数ｋ（ｔ）は、基準に対
し信号S- n（ｔ＋１）とS+ n（ｔ）との絶対値の合
計の予測の最小化をもつ可変利得勾配のアルゴリ
ズムにより調整される。
図示された具体例では、変換回路５０は信号ｄ
（ｔ）をｄ（ｔ）の値に最も近い２の累乗に等しい
信号ｇ（ｔ）に変換させる。従つて、乗算−除算
器４６の除算は論理シフトに還元される。別の変
形では変換回路５０はｇ（ｔ）＝ｄ（ｔ）となるよ
うに信号ｄ（ｔ）の通過を直接許容し、従つて真
の除算が乗算−除算器４６でおこなわれなければ
ならない。
（ｔ）をｄ（ｔ）の値に最も近い２の累乗に等しい
信号ｇ（ｔ）に変換させる。従つて、乗算−除算
器４６の除算は論理シフトに還元される。別の変
形では変換回路５０はｇ（ｔ）＝ｄ（ｔ）となるよ
うに信号ｄ（ｔ）の通過を直接許容し、従つて真
の除算が乗算−除算器４６でおこなわれなければ
ならない。
別の変形では変換回路５０は乗算−除算器４６
の除算を乗算に置き換えるためg-1（ｔ）を表わす
１／ｇ（ｔ）の値がテーブルとして記憶された
ROMを構成し、乗算−除算器４６は次の計算を
おこなう。
の除算を乗算に置き換えるためg-1（ｔ）を表わす
１／ｇ（ｔ）の値がテーブルとして記憶された
ROMを構成し、乗算−除算器４６は次の計算を
おこなう。
δk（ｔ）＝τσ（ｔ）・g-1（ｔ）
テーブル化された値g-1（ｔ）を規定するには８
から10ビツトで充分である。
から10ビツトで充分である。
乗算−除算器４６及び代数計算回路４７の数学
的操作を単純化するため定数τは２の負の累乗、
例えば2-6に等しくなるように選択される。
的操作を単純化するため定数τは２の負の累乗、
例えば2-6に等しくなるように選択される。
第８図は係数の逐次適応のための回路１５の別
の具体例を示し、この逐次適応のための回路１５
は、適応予測回路８の第１の入力１５１に接続さ
れた第１の入力と適応予測回路８の第４の入力１
５４に接続された第２の入力と出力とを有する第
１の乗算器５３と、第２の入力が第１の入力１５
１に接続されており、出力を備えた二乗のための
第１の二乗回路５４と、適応予測回路８の第２の
入力１５２に接続された第１の入力と第３の入力
１５３に接続された第２の入力と出力とを有する
第２の乗算器５５と、第２の入力１５２に接続さ
れた１個の入力と出力とを備えた二乗のための第
２の二乗回路５６と、夫々第１の乗算器５３及び
第２の乗算器５５の出力に接続された２個の入力
と出力とを備えた第１の加算器５７と、３個の入
力と１個の出力を備え、第１入力は定信号を受信
し、第２の入力は第１の加算器５７の出力に接続
されている乗算−除算器５８と、４個の入力と１
個の出力を備え、第１の入力は定信号を受信し、
第２の入力は二乗のための第１の二乗回路５４の
出力に接続されており、第３の入力は二乗のため
の第２の二乗回路５６の出力に接続されている代
数計算回路５９と、代数計算回路５９の出力に接
続された第１入力と第２入力と出力とを有する第
２の加算器６０と、加算器６０の出力に接続され
た入力と加算器６０の第２の入力及び代数計算回
路５９の第４の入力に接続された出力とを有する
遅延回路６１と、加算器６０の出力に接続された
入力と乗算−除算器５８の第３の入力に接続され
出力とを備えた変換回路６２と、乗算−除算器５
８の出力に接続された第１の入力と第２の入力と
係数ｋ（ｔ）を供給する出力とを有する減算器６
３と、減算器６３の出力に接続された入力と減算
器６３の第２の入力に接続された出力とを備えた
遅延回路６４とを含む。
の具体例を示し、この逐次適応のための回路１５
は、適応予測回路８の第１の入力１５１に接続さ
れた第１の入力と適応予測回路８の第４の入力１
５４に接続された第２の入力と出力とを有する第
１の乗算器５３と、第２の入力が第１の入力１５
１に接続されており、出力を備えた二乗のための
第１の二乗回路５４と、適応予測回路８の第２の
入力１５２に接続された第１の入力と第３の入力
１５３に接続された第２の入力と出力とを有する
第２の乗算器５５と、第２の入力１５２に接続さ
れた１個の入力と出力とを備えた二乗のための第
２の二乗回路５６と、夫々第１の乗算器５３及び
第２の乗算器５５の出力に接続された２個の入力
と出力とを備えた第１の加算器５７と、３個の入
力と１個の出力を備え、第１入力は定信号を受信
し、第２の入力は第１の加算器５７の出力に接続
されている乗算−除算器５８と、４個の入力と１
個の出力を備え、第１の入力は定信号を受信し、
第２の入力は二乗のための第１の二乗回路５４の
出力に接続されており、第３の入力は二乗のため
の第２の二乗回路５６の出力に接続されている代
数計算回路５９と、代数計算回路５９の出力に接
続された第１入力と第２入力と出力とを有する第
２の加算器６０と、加算器６０の出力に接続され
た入力と加算器６０の第２の入力及び代数計算回
路５９の第４の入力に接続された出力とを有する
遅延回路６１と、加算器６０の出力に接続された
入力と乗算−除算器５８の第３の入力に接続され
出力とを備えた変換回路６２と、乗算−除算器５
８の出力に接続された第１の入力と第２の入力と
係数ｋ（ｔ）を供給する出力とを有する減算器６
３と、減算器６３の出力に接続された入力と減算
器６３の第２の入力に接続された出力とを備えた
遅延回路６４とを含む。
純積勾配方法に基ずくこの逐次適応のための回
路１５の動作は次のようになる。
路１５の動作は次のようになる。
入力１５１は信号S+ n-1（ｔ）を受信し、この信
号は二乗のための二乗回路５４の入力に対しての
みならず、乗算器５３の入力に対しても適用され
る。第２の入力１５４は乗算器５３の第２の入力
に適用される信号S- n（ｔ＋１）を受信する。入
力１５２は信号S- n-1（ｔ）を受信し、この信号は
二乗のための二乗回路５６の入力に対してのみな
らず乗算器５５の入力に対しても適用される。入
力１５３は乗算器５５の第２の入力に適用される
信号S+ n（ｔ）を受信する。乗算器５３の出力は
加算器５７の第１の入力に適用される信号π1（ｔ）
を供給する。乗算器５５の出力は加算器５７の第
２の入力に適用される信号π2（ｔ）を供給する。
加算器５７の出力は乗算−除算器５８の第２の入
力に適用される信号σ（ｔ）を供給する。二乗回
路５４の出力は代数計算回路５９の第３の入力に
適される信号Ｓ＋2（ｔ）を供給する。二乗回路５
６の出力は代数計算回路５９の第２の入力に適用
される信号S- 2（ｔ）を供給する。代数計算回路５
９の第１の入力は定信号τを受信する。代数計算
回路５９の出力は信号δd（ｔ）を供給し、この信
号は加算器６０の第１の入力に適用される。加算
器６０の出力は信号ｄ（ｔ）を供給し、この信号
は変換回路６２の入力に対してのみならず遅延回
路６１の入力に対しても適用される。クロツクＨ
により読取り制御される遅延回路６１からの遅延
出力信号ｄ（ｔ−１）は加算器６０の第２の入力
に対してのみならず、代数計算回路５９の第４の
入力に対しても適用される。変換回路６２の出力
は乗算−除算器５８の第３の入力に適用される信
号ｇ（ｔ）を供給し、乗算−除算器５８の第１の
入力は定信号τを受信する。乗算−除算器５８の
出力は減算器６３の第１の入力に適用される信号
δk（ｔ）を供給し、減算器６３の出力はクロツク
H′により読取り制御される遅延回路６４入力に
適用される係数ｋ（ｔ）を供給する。遅延回路６
４の出力は減算器６３の第２の入力に適用された
係数ｋ（ｔ−１）を供給する。
号は二乗のための二乗回路５４の入力に対しての
みならず、乗算器５３の入力に対しても適用され
る。第２の入力１５４は乗算器５３の第２の入力
に適用される信号S- n（ｔ＋１）を受信する。入
力１５２は信号S- n-1（ｔ）を受信し、この信号は
二乗のための二乗回路５６の入力に対してのみな
らず乗算器５５の入力に対しても適用される。入
力１５３は乗算器５５の第２の入力に適用される
信号S+ n（ｔ）を受信する。乗算器５３の出力は
加算器５７の第１の入力に適用される信号π1（ｔ）
を供給する。乗算器５５の出力は加算器５７の第
２の入力に適用される信号π2（ｔ）を供給する。
加算器５７の出力は乗算−除算器５８の第２の入
力に適用される信号σ（ｔ）を供給する。二乗回
路５４の出力は代数計算回路５９の第３の入力に
適される信号Ｓ＋2（ｔ）を供給する。二乗回路５
６の出力は代数計算回路５９の第２の入力に適用
される信号S- 2（ｔ）を供給する。代数計算回路５
９の第１の入力は定信号τを受信する。代数計算
回路５９の出力は信号δd（ｔ）を供給し、この信
号は加算器６０の第１の入力に適用される。加算
器６０の出力は信号ｄ（ｔ）を供給し、この信号
は変換回路６２の入力に対してのみならず遅延回
路６１の入力に対しても適用される。クロツクＨ
により読取り制御される遅延回路６１からの遅延
出力信号ｄ（ｔ−１）は加算器６０の第２の入力
に対してのみならず、代数計算回路５９の第４の
入力に対しても適用される。変換回路６２の出力
は乗算−除算器５８の第３の入力に適用される信
号ｇ（ｔ）を供給し、乗算−除算器５８の第１の
入力は定信号τを受信する。乗算−除算器５８の
出力は減算器６３の第１の入力に適用される信号
δk（ｔ）を供給し、減算器６３の出力はクロツク
H′により読取り制御される遅延回路６４入力に
適用される係数ｋ（ｔ）を供給する。遅延回路６
４の出力は減算器６３の第２の入力に適用された
係数ｋ（ｔ−１）を供給する。
図示された具体例では加算器５７からの信号σ
（ｔ）は次式に等しい。
（ｔ）は次式に等しい。
σ（ｔ）＝S+ n-1（ｔ）・S- n（ｔ＋１）
＋S- n-1（ｔ）・S+ n（ｔ）
そしてこの信号は乗算−除算器５８により当該
乗算−除算器５８の出力が δk（ｔ）＝τσ（ｔ）／ｇ（ｔ） を供給するように処理される。
乗算−除算器５８の出力が δk（ｔ）＝τσ（ｔ）／ｇ（ｔ） を供給するように処理される。
同様に代数計算回路５９の出力信号は次式に等
しい。
しい。
δd（ｔ）＝τ［（S+ n-1（ｔ））2
＋（S- n-1（ｔ））2−ｄ（ｔ−１）］
従つてｄ（ｔ）は信号S+ n-1（ｔ）とS- n-1（ｔ）
の累乗の合計の指数関数的減少メモリを備えた帰
納的推定量である。減算器６３では信号δk（ｔ）
はｋ（ｔ−１）に還元される。σ（ｔ）の形を考慮
して、係数ｋ（ｔ）が基準に対し信号s- n（ｔ＋１）
とS+ n（ｔ）の累乗合計の最小化をもつた可変利
得勾配のアルゴリズムにより調整されるというこ
とを意味する。
の累乗の合計の指数関数的減少メモリを備えた帰
納的推定量である。減算器６３では信号δk（ｔ）
はｋ（ｔ−１）に還元される。σ（ｔ）の形を考慮
して、係数ｋ（ｔ）が基準に対し信号s- n（ｔ＋１）
とS+ n（ｔ）の累乗合計の最小化をもつた可変利
得勾配のアルゴリズムにより調整されるというこ
とを意味する。
第７図の変換回路５０の変形に関連して以上述
べられてきたことを、定数τの式に関する説明と
同様にここでは変換回路６２に対しても適用され
る。
べられてきたことを、定数τの式に関する説明と
同様にここでは変換回路６２に対しても適用され
る。
第９図に示された逐次適応のための回路１５は
従来の方法を使用し、この逐次適応のための回路
１５は 問題のセルの入力１５１及び１５２に接続され
た２個の入力と１個の出力とを備えた第１の代数
計算回路５６と、入力１５１及び１５２に接続さ
れた２個の入力と１個の出力を備えた第２の代数
計算回路６６と、第１の入力が代数計算回路６５
の出力に接続され、第２の入力が代数計算回路６
６の出力に接続された２個の入力を備えた減算器
６７と、第１の入力が代数計算回路６５の出力に
接続され、第２の入力が代数計算回路６６の出力
に接続された２個の入力を備えた加算器６８と、
３個の入力を備え、第１の入力が定信号τを受信
し、第２の入力が減算器６７の出力に接続されて
いる第３の代数計算回路６９と、３個の入力を備
え、第１の入力は定信号τを受信し、第２の入力
は加算器６８の出力に接続されている第４の代数
計算回路７３と、２個の入力を備え、１個の入力
が代数計算回路６９の出力に接続されている第２
の加算器７０と、加算器７０の出力に接続された
１個の入力を有し、加算器７０の第３の入力と代
数計算回路６９の第３の入力とに接続された１個
の出力を備えた遅延回路７２と、２個の入力を備
え、第１の入力が代数計算回路７３の出力に接続
されている第３の加算器７４と、加算器７４の出
力に接続された入力と代数計算回路７３の第３の
入力だけでなく加算器７４の第２の入力にも接続
された出力とを有する第２の遅延回路７５と、加
算器７０と加算器７４の出力に接続された２個の
入力を備え、出力が係数ｋ（ｔ）を供給する符号
変換除算器７１とを含む。
従来の方法を使用し、この逐次適応のための回路
１５は 問題のセルの入力１５１及び１５２に接続され
た２個の入力と１個の出力とを備えた第１の代数
計算回路５６と、入力１５１及び１５２に接続さ
れた２個の入力と１個の出力を備えた第２の代数
計算回路６６と、第１の入力が代数計算回路６５
の出力に接続され、第２の入力が代数計算回路６
６の出力に接続された２個の入力を備えた減算器
６７と、第１の入力が代数計算回路６５の出力に
接続され、第２の入力が代数計算回路６６の出力
に接続された２個の入力を備えた加算器６８と、
３個の入力を備え、第１の入力が定信号τを受信
し、第２の入力が減算器６７の出力に接続されて
いる第３の代数計算回路６９と、３個の入力を備
え、第１の入力は定信号τを受信し、第２の入力
は加算器６８の出力に接続されている第４の代数
計算回路７３と、２個の入力を備え、１個の入力
が代数計算回路６９の出力に接続されている第２
の加算器７０と、加算器７０の出力に接続された
１個の入力を有し、加算器７０の第３の入力と代
数計算回路６９の第３の入力とに接続された１個
の出力を備えた遅延回路７２と、２個の入力を備
え、第１の入力が代数計算回路７３の出力に接続
されている第３の加算器７４と、加算器７４の出
力に接続された入力と代数計算回路７３の第３の
入力だけでなく加算器７４の第２の入力にも接続
された出力とを有する第２の遅延回路７５と、加
算器７０と加算器７４の出力に接続された２個の
入力を備え、出力が係数ｋ（ｔ）を供給する符号
変換除算器７１とを含む。
第９図の逐次適応のための回路１５は次のよう
に作動する。
に作動する。
入力１５１はここでは簡略化された式S+（ｔ）
で示されている信号S+ n-1（ｔ）を受信する。この
信号は代数計算回路６６の第１の入力に対しての
みならず、代数計算回路６５の第１の入力に対し
ても適用される。入力１５２はここでは簡略化さ
れた式S-（ｔ）で示されている信号S- n-1（ｔ）を
受信し、この信号は代数計算回路６６の第２の入
力に対してのみならず代数計算回路６５の第２の
入力にも適用される。代数計算回路６５の出力は
加算器６８の第１の入力に対してのみならず減算
器６７の第１の入力に対しても適用される信号
σ2+（ｔ）を供給する。代数計算回路６６の出力
は加算器６８の第２の入力に対してのみならず減
算器６７の第２の入力に対しても適用される信号
σ2-（ｔ）を供給する。減算器６７の出力は代数
計算回路６９の第２の入力に適用される信号π
（ｔ）を供給し、代数計算回路６９の第１の入力
は定信号τを受信する。代数計算回路６９の出力
は加算器７０の第１の入力に適用される信号δN
（ｔ）を供給し、加算器７０の出力はクロツクＨ
により読取り作動する遅延回路７２の入力に対し
てのみならず符号変換除算器７１の第１の入力に
対しても適用される信号Ｎ（ｔ）を供給する。遅
延回路７２の出力は信号Ｎ（ｔ−１）を供給し、
この信号は加算器７０の第２の入力に対してのみ
ならず代数計算回路６９の第３の入力に対しても
適用される。加算器６８の出力は代数計算回路７
３の第２の入力に適用される信号σ（ｔ）を供給
し、代数計算回路７３の第１の入力は定信号τを
受信する。代数計算回路７３の出力は加算器７４
の第１の入力に適用される信号δΔ（ｔ）を供給
し、加算器７４の出力はクロツクＨにより読取り
作動する遅延回路７５の入力に対してのみならず
符号変換除算器７１の第２の入力に対しても適用
される信号Ｄ（ｔ）を供給する。遅延回路７５の
出力は加算器７４の第２の入力に対してのみなら
ず代数計算回路７３の第３入力に対しても適用さ
れる信号Ｄ（ｔ−１）を供給する。符号変換除算
器７１の出力は求められた係数ｋ（ｔ）を供給す
る。第９図に示された具体例では代数計算回路６
５は次の計算をおこなう。
で示されている信号S+ n-1（ｔ）を受信する。この
信号は代数計算回路６６の第１の入力に対しての
みならず、代数計算回路６５の第１の入力に対し
ても適用される。入力１５２はここでは簡略化さ
れた式S-（ｔ）で示されている信号S- n-1（ｔ）を
受信し、この信号は代数計算回路６６の第２の入
力に対してのみならず代数計算回路６５の第２の
入力にも適用される。代数計算回路６５の出力は
加算器６８の第１の入力に対してのみならず減算
器６７の第１の入力に対しても適用される信号
σ2+（ｔ）を供給する。代数計算回路６６の出力
は加算器６８の第２の入力に対してのみならず減
算器６７の第２の入力に対しても適用される信号
σ2-（ｔ）を供給する。減算器６７の出力は代数
計算回路６９の第２の入力に適用される信号π
（ｔ）を供給し、代数計算回路６９の第１の入力
は定信号τを受信する。代数計算回路６９の出力
は加算器７０の第１の入力に適用される信号δN
（ｔ）を供給し、加算器７０の出力はクロツクＨ
により読取り作動する遅延回路７２の入力に対し
てのみならず符号変換除算器７１の第１の入力に
対しても適用される信号Ｎ（ｔ）を供給する。遅
延回路７２の出力は信号Ｎ（ｔ−１）を供給し、
この信号は加算器７０の第２の入力に対してのみ
ならず代数計算回路６９の第３の入力に対しても
適用される。加算器６８の出力は代数計算回路７
３の第２の入力に適用される信号σ（ｔ）を供給
し、代数計算回路７３の第１の入力は定信号τを
受信する。代数計算回路７３の出力は加算器７４
の第１の入力に適用される信号δΔ（ｔ）を供給
し、加算器７４の出力はクロツクＨにより読取り
作動する遅延回路７５の入力に対してのみならず
符号変換除算器７１の第２の入力に対しても適用
される信号Ｄ（ｔ）を供給する。遅延回路７５の
出力は加算器７４の第２の入力に対してのみなら
ず代数計算回路７３の第３入力に対しても適用さ
れる信号Ｄ（ｔ−１）を供給する。符号変換除算
器７１の出力は求められた係数ｋ（ｔ）を供給す
る。第９図に示された具体例では代数計算回路６
５は次の計算をおこなう。
σ2+（ｔ）＝［S+（ｔ）＋S-（ｔ）］2
代数計算回路６６は次の計算をおこなう。
σ2-（ｔ）＝［Ｓ）（ｔ）−S-（ｔ）］2
その結果π（ｔ）＝4S+（ｔ）S-（ｔ）となり、そ
して σ（ｔ）＝２［（S+（ｔ））2 ＋（S-（ｔ）2］ となる。
して σ（ｔ）＝２［（S+（ｔ））2 ＋（S-（ｔ）2］ となる。
代数計算回路６９は次の計算をおこなう。
δN（ｔ）＝τ［π（ｔ）−Ｎ−（ｔ−１）］
従つて信号Ｎ（ｔ）は信号S+（ｔ）とS-（ｔ）の
相関関係の４倍の指数関数的減少メモリを備えた
帰納的推定量である。
相関関係の４倍の指数関数的減少メモリを備えた
帰納的推定量である。
同様に代数計算回路７３は次の計算をおこな
う。
う。
δD（ｔ）＝τ［σ（ｔ）−Ｄ（ｔ−１）］
従つて信号Ｄ（ｔ）は信号S+（ｔ）とS-（ｔ）の
夫々の累乗合計の２倍の帰納的推定量である。そ
れ故ｋ（ｔ）＝Ｎ（ｔ）／Ｄ（ｔ）は逐次適応のため
の回路の理論係数の帰納的推定量である。
夫々の累乗合計の２倍の帰納的推定量である。そ
れ故ｋ（ｔ）＝Ｎ（ｔ）／Ｄ（ｔ）は逐次適応のため
の回路の理論係数の帰納的推定量である。
計算を簡単にするため定数τは２つの負の累乗
に等しい値がとられる。
に等しい値がとられる。
変形では信号Ｄ（ｔ）は逆元からの値D-1（ｔ）
を読出し可能なテーブルとして役立つ読出し専用
メモリの入力信号であり、この際符号変換除算器
７１は乗算Ｋ（ｔ）＝−Ｎ（ｔ）・D-1（ｔ）をおこ
なう。
を読出し可能なテーブルとして役立つ読出し専用
メモリの入力信号であり、この際符号変換除算器
７１は乗算Ｋ（ｔ）＝−Ｎ（ｔ）・D-1（ｔ）をおこ
なう。
第１図は符号検出回路図、第２図は復号化回路
図、第３図及び第４図は夫々本発明による逐次適
応のための回路が備わつた適応予測回路の２つの
変形例のブロツク図であり、一方は分析回路を使
用し、他方は合成回路を使用した場合を示し、第
５図及び第６図はいわゆる符号積方法による適応
予測回路の係数の逐次適応のための回路の２つの
変形例を示すブロツク図、第７図は本発明による
ハイブリツド積方法を伴う勾配による適応予測回
路の係数の逐次適応のための回路を示すブロツク
図、第８図は純積勾配方法による適応予測回路の
係数の逐次適応のための回路を示すブロツク図、
第９図は従来の方法による適応予測回路の係数の
逐次適応回路図である。 １……代数減算器、３……符号検出回路、２，
５……算術演算回路、４……復号化量子化回路、
A1，A2，A3，A4……アクセス、Ｃ／ｍ……セ
ル、８……適応予測回路、１０／ｍ……加算器、
１１／ｍ……乗算器、１２／ｍ……加算器、１
３／ｍ……乗算器、１４／ｍ……遅延回路、１
５／ｍ……逐次適応のための回路、１６……加算
器、２４……符号検出回路、２５……符号検出回
路、２６……排他的オアゲート、２７……シフト
レジスタ、２６……アンドゲート、２９……アン
ドゲート、３０……双方向カウンタ、３１，３８
……読出し専用メモリ、３５……代数計算回路、
３６……加算器、３７……遅延回路。
図、第３図及び第４図は夫々本発明による逐次適
応のための回路が備わつた適応予測回路の２つの
変形例のブロツク図であり、一方は分析回路を使
用し、他方は合成回路を使用した場合を示し、第
５図及び第６図はいわゆる符号積方法による適応
予測回路の係数の逐次適応のための回路の２つの
変形例を示すブロツク図、第７図は本発明による
ハイブリツド積方法を伴う勾配による適応予測回
路の係数の逐次適応のための回路を示すブロツク
図、第８図は純積勾配方法による適応予測回路の
係数の逐次適応のための回路を示すブロツク図、
第９図は従来の方法による適応予測回路の係数の
逐次適応回路図である。 １……代数減算器、３……符号検出回路、２，
５……算術演算回路、４……復号化量子化回路、
A1，A2，A3，A4……アクセス、Ｃ／ｍ……セ
ル、８……適応予測回路、１０／ｍ……加算器、
１１／ｍ……乗算器、１２／ｍ……加算器、１
３／ｍ……乗算器、１４／ｍ……遅延回路、１
５／ｍ……逐次適応のための回路、１６……加算
器、２４……符号検出回路、２５……符号検出回
路、２６……排他的オアゲート、２７……シフト
レジスタ、２６……アンドゲート、２９……アン
ドゲート、３０……双方向カウンタ、３１，３８
……読出し専用メモリ、３５……代数計算回路、
３６……加算器、３７……遅延回路。
Claims (1)
- 【特許請求の範囲】 １ 適応予測回路であつて Ａ Ｎ個の同一構成のセルを備え、夫々のセルが
第１のアクセスA1、第２のアクセスA2、第３
のアクセスA3及び第４のアクセスA4を有し、
ｍ番目のセルＣ／ｍの第１のアクセス及び第２
のアクセスA1／ｍ，A2／ｍが夫々ｍ−１番目
の直前セルの第３のアクセス及び第４のアクセ
スA3／ｍ−１，A4／ｍ−１に接続されており、
第１番目のセルＣ／１の第１のアクセスA1／
１が第１番目のセルＣ／１の第２のアクセス
A2／１に接続され、当該適応予測回路の入力
信号が第１番目のセルＣ／１の第１及び第２の
アクセスA1／１，A2／１に印加され、夫々の
セルは第２のアクセスA2／ｍに接続された入
力を有し標本化周期の遅延を有する遅延回路１
４／ｍと、第１のアクセスＡ１／ｍに接続され
た第１の入力を有する第１の乗算器１１／ｍ
と、該遅延回路１４／ｍの出力に接続された第
１の入力を有する第２の乗算器１３／ｍと、第
１及び第２の乗算器１１／ｍ，１３／ｍへの標
本化時ｔに依存する増倍係数kn（ｔ）を供給す
るために第１及び第２の乗算器１１／ｍ，１
３／ｍの第２の入力に接続された出力を有する
供給手段と、第１のアクセスＡ１／ｍに接続さ
れた第１の入力、第２の乗算器１３／ｍの出力
に接続された第２の入力、及び第３のアクセス
に接続された出力を有する第１の加算器１０／
ｍと、遅延回路１４／ｍの出力に接続された第
１の入力、第１の乗算器１１／ｍの出力に接続
された第２の入力及び第４のアクセスに接続さ
れた出力を有する第２の加算器１２／ｍとを備
えており、 Ｂ 当該適応予測回路がＮ個のセルの第２の乗算
器１３／ｍの出力に夫々接続されたＮ個の入力
及び予測信号を供給する１個の出力を有する加
算器１６を備えており、前記係数kn（ｔ）を供
給するための供給手段は、各セル中に各セル固
有の係数kn（ｔ）の逐次適応のための回路１
５／ｍを含み、該逐次適応のための回路１５／
ｍは第１の入力１５１／ｍ、第２の入力１５
２／ｍ、第３の入力１５３／ｍ及び第４の入力
１５４／ｍを有し、該第１、第２、第３、及び
第４の入力１５１／ｍ，１５２／ｍ，１５３／
ｍ，１５４／ｍはセルの第１のアクセスＡ１／
ｍ、遅延回路１４／ｍの出力、セルの第３のア
クセスＡ３／ｍ、及び第４のアクセスＡ４／ｍ
にそれぞれ接続されており、該逐次適応のため
の回路１５／ｍは前記係数kn（ｔ）を供給する
１個の出力１５５／ｍを有し、当該適応予測回
路のＮ個の係数は該適応予測回路に存在する信
号からの各標本化時に対してＮ個の該逐次適応
のための回路１５／ｍにより再調整され再調整
直後に使用されることを特徴とする適応予測回
路。 ２ 夫々の該逐次適応のための回路１５／ｍは、
該逐次適応のための回路の第１の入力１５１に接
続された入力と出力とを有する第１の符号検出回
路２４と、該逐次適応のための回路の第２の入力
１５２に接続された入力と出力とを有する第２の
符号検出回路２５と、第１の符号検出回路及び第
２の符号検出回路２４，２５の出力に夫々接続さ
れた２個の入力と１個の出力とを備えた排他的オ
アゲート２６と、いくつかの段を備え、排他的オ
アゲートの出力に接続された１個の入力と２個の
出力とを有し、第１の出力が最初の段に、第２の
出力が最後の段に対応するシフトレジスタ２７
と、２個の入力と１個の出力を備え、一方の入力
がクロツクパルスH3を受信し、他方の入力がシ
フトレジスタの第１の出力に接続されている第１
のアンドゲート２８と、２個の入力と１個の出力
を備え、一方の入力がクロツクパルスH1を受信
し、他方の入力がシフトレジスタの第２の出力に
接続されている第２のアンドゲート２９と、第１
のアンドゲート２８の出力に接続された正方向カ
ウント入力と、第２のアンドゲート２９の出力に
接続された逆方向カウント入力と出力とを備えた
双方向カウンタ３０と、双方向カウンタ出力に接
続されたアドレス指定入力と係数Ｋ（ｔ）を供給
する出力とを有する読出し専用メモリ３１とを含
むことを特徴とする特許請求の範囲第１項に記載
の適応予測回路。 ３ 夫々の逐次適応のための回路１５／ｍは、該
逐次適応のための回路の第１の入力１５１に接続
された入力と出力とを有する第１の符号検出回路
３２と、該逐次適応のための回路の第２の入力１
５２に接続された入力と出力とを有する第２の符
号検出回路３３と、夫々第１の符号検出回路及び
第２の符号検出回路３２，３３の出力に接続され
た２個の入力と１個の出力とを備えた排他的オア
ゲート３４と、排他的オアゲートの出力に接続さ
れた第１の入力と、第２の入力と出力とを有する
代数計算回路３５と、第１の入力と第２の入力と
出力とを有し、第１の入力が代数計算回路３５の
出力に接続されている加算器３６と、加算器３６
の出力に接続された入力と、代数計算回路３５の
第２の入力に接続された出力と加算器３６の第２
の入力に接続された出力とを有する遅延回路３７
と、加算器３６の出力に接続された１個の入力と
係数ｋ（ｔ）を供給する出力とを備えた読出し専
用メモリー３８とを含むことを特徴とする特許請
求の範囲第１項に記載の適応予測回路。 ４ 夫々の該逐次適応のための回路１５／ｍは、
該逐次適応のための回路の第１の入力１５１に接
続された第１の入力と、第２の入力と出力とを有
する第１の乗算器３９と、該逐次適応のための回
路の第１の入力１５１に接続された入力と出力と
を備えた絶対値をもたらすための第１の絶対値回
路４０と、該逐次適応のための回路の第４の入力
１５４に接続された１個の入力と第３の乗算器３
９の第２の入力に接続された１個の出力とを備え
た第１の符号抽出回路４１と、該逐次適応のため
の回路の第２の入力に接続された第１の入力と、
第２の入力と出力とを有する第２の乗算器４２
と、該逐次適応のための回路の第２の入力に接続
された入力と出力とを備えた絶対値をもたらすた
めの第２の絶対値回路４３と、該逐次適応のため
の回路の第３の入力１５３に接続された入力と第
２の乗算器４２の第２の入力に接続された出力と
を有する第２の符号抽出回路４４と、第１及び第
２の乗算器３９，４２の夫々の出力に接続された
２個の入力と出力とを備えた第１の加算器４５
と、第１の入力が定信号を受信し、第２の入力が
第１の加算器４５の出力に接続された３個の入力
を備えた乗算−除算器４６と、４個の入力と１個
の出力を備え、第１の入力が定信号を受信し、第
２の入力が絶対値をもたらすための第１の絶対値
回路４０の出力に接続され、第３の入力が絶対値
をもたらすための第２の絶対値回路４３の出力に
接続されている代数計算回路４７と、代数計算回
路４７の出力に接続された第１の入力と、第２の
入力と、出力とを有する第２の加算器４８と、第
２の加算器４８の出力に接続された入力と、第２
の加算器４８の第２の入力及び代数計算回路４７
の第４の入力に接続された出力とを有する第１の
遅延回路４９と、第２の加算器４８の出力と接続
された入力と、乗算−除算器４６の第３の入力に
接続された出力とを備えている変換回路５０と、
乗算−除算器４６の出力に接続された第１の入力
と、第２の入力と、係数ｋ（ｔ）を供給する出力
とを有する減算器５１と、減算器５１の出力に接
続された入力と、減算器５１の第２の入力に接続
された出力とを有している第２の遅延回路５２と
を備えている特許請求の範囲第１項に記載の適応
予測回路。 ５ 夫々の該逐次適応のための回路１５／ｍは、
該逐次適応のための回路の第１の入力１５１に接
続された第１の入力と、該逐次適応のための回路
の第４の入力１５４に接続された第２の入力と、
出力とを有する第３の乗算器５３と、該逐次適応
のための回路の第１の入力１５１に接続された第
１の入力と、出力とを備えた二乗のための第１の
二乗回路５４と、該逐次適応のための回路の第２
の入力１５２に接続された第１の入力と、該逐次
適応のための回路の第３の入力１５３に接続され
た第２の入力と、出力とを有している第４の乗算
器５５と、該逐次適応のための回路の第２の入力
１５２に接続された入力と、出力とを備えた二乗
のための第２の二乗回路５６と、第３及び第４の
乗算器５３，５５の出力に夫々接続された２個の
入力と、出力とを備えた第３の加算器５７と、３
個の入力と１個の出力とを備え、第１の入力が定
信号を受信し、第２の入力が第３の加算器５７の
出力に接続されている乗算−除算器５８と、４個
の入力と１個の出力とを備え、第１の入力が定信
号を受信し、第２の入力が二乗のための第１の二
乗回路５４の出力に接続され、第３の入力が二乗
のための第２の二乗回路の出力に接続されている
代数計算回路５９と、代数計算回路５９の出力に
接続された第１の入力と、第２の入力と、出力と
を有する第４の加算器６０と、第４の加算器６０
の出力と接続された入力と、前記第４の加算器６
０の第２の入力及び代数計算回路５９の第４の入
力に接続された出力とを有する第３の遅延回路６
１と、第４の加算器６０の出力に接続された入力
と、乗算−除算器５８の第３の入力に接続された
出力とを備えた変換回路６２と、乗算−除算器５
８の出力と接続された第１の入力と、第２の入力
と、係数Ｋ（ｔ）を供給する出力とを有する減算
器６３と、減算器６３の出力に接続された入力
と、前記減算器６３の第２の入力に接続された出
力とを備えている第４の遅延回路６４とを備えて
いることを特徴とする特許請求の範囲第１項に記
載の適応予測回路。 ６ 適応予測回路であつて Ａ Ｎ個の同一構成のセルを備え、夫々のセルが
第１のアクセスＡ１、第２のアクセスＡ２、第
３のアクセスＡ３及び第４のアクセスＡ４を有
し、ｍ番目のセルｃ／ｍの第１のアクセス及び
第２のアクセスＡ１／ｍ，Ａ２／ｍが夫々ｍ−
１番目の直前セルの第３のアクセス及び第４の
アクセスＡ３／ｍ−１，Ａ４／ｍ−１に接続さ
れており、第１番目のセルＣ／１の第１のアク
セスＡ１／１が第１番目のセルＣ／１の第２の
アクセスに接続され、当該適応予測回路の入力
信号がＮ番目のセルの第３のアクセスＡ３／Ｎ
に印加され、夫々のセルは第２のアクセスＡ
２／ｍに接続された入力を有し標本化周期の遅
延を有する遅延回路１４／ｍと、第１のアクセ
スに接続された第１の入力を有する第１の乗算
器１１／ｍと、該遅延回路１４／ｍの出力に接
続された第１の入力を有する第２の乗算器１
３／ｍと、第１及び第２の乗算器１１／ｍ，１
３／ｍへの標本化時ｔに依存する増倍係数kn
（ｔ）を供給するために第１及び第２の乗算器
１１／ｍ，１３／ｍの第２の入力に接続された
出力を有する供給手段と、第３のアクセスに接
続された第１の入力、第２の乗算器１３／ｍの
出力に接続された第２の入力、及び第１のアク
セスに接続された出力を有する減算器１７／ｍ
と、遅延回路１４／ｍの出力に接続された第１
の入力、第１の乗算器１１／ｍの出力に接続さ
れた第２の入力及び第４のアクセスに接続され
た出力を有する第１の加算器１２／ｍとを備え
ており、 Ｂ 当該適応予測回路がＮ個のセルの第２の乗算
器１３／ｍの出力に夫々接続されたＮ個の入力
及び予測信号を供給する１個の出力を有する加
算器１６を備えており、前記係数kn（ｔ）を供
給するための供給手段は、各セル中に各セル固
有の係数kn（ｔ）の逐次適応のための回路１
５／ｍを含み、該逐次適応のための回路１５／
ｍは第１の入力１５１／ｍ、第２の入力１５
２／ｍ、第３の入力１５３／ｍ及び第４の入力
１５４／ｍを有し、該第１、第２、第３、及び
第４の入力１５１／ｍ，１５２／ｍ，１５３／
ｍ，１５４／ｍはセルの第１のアクセスＡ１／
ｍ、遅延回路１４／ｍの出力、セルの第３のア
クセスＡ３／ｍ、及び第４のアクセスＡ４／ｍ
にそれぞれ接続されており、前記逐次適応のた
めの回路１５／ｍは前記係数kn（ｔ）を供給す
る１個の出力１５５／ｍを有し、当該適応予測
回路のＮ個の係数は該適応予測回路に存在する
信号からの各標本化時に対してＮ個の該逐次適
応のための回路１５／ｍにより再調整され再調
整直後に使用されることを特徴とする適応予測
回路。 ７ 夫々の該逐次適応のための回路１５／ｍは、
該逐次適応のための回路の第１の入力１５１に接
続された入力と出力とを有する第１の符号検出回
路２４と、該逐次適応のための回路１５／ｍの第
２の入力１５２に接続された入力と出力とを有す
る第２の符号検出回路２５と、夫々第１の符号検
出回路及び第２の符号検出回路２４，２５の出力
に接続された２個の入力と１個の出力とを備えた
排他的オアゲート２６と、いくつかの段を備え、
排他的オアゲートの出力に接続された１個の入力
と２個の出力とを有し、第１の出力が最初の段
に、第２の出力が最後の段に対応するシフトレジ
スタ２７と、２個の入力と１個の出力を備え、一
方の入力がクロツクパルスH3を受信し、他方の
入力がシフトレジスタの第１の出力に接続されて
いる第１のアンドゲート２８と、２個の入力と１
個の出力を備え、一方の入力がクロツクパルス
H1を受信し、他方の入力がシフトレジスタの第
２の出力に接続されている第２のアンドゲート２
９と、第１のアンドゲート２８の出力に接続され
た正方向カウント入力と、第２のアンドゲート２
９の出力に接続された逆方向カウント入力と出力
とを備えた双方向カウンタ３０と、双方向カウン
タ出力に接続されたアドレス指定入力と係数ｋ
（ｔ）を供給する出力とを有する読出し専用メモ
リ３１とを含むことを特徴とする特許請求の範囲
第６項に記載の適応予測回路。 ８ 夫々の該逐次適応のための回路１５／ｍは、
該逐次適応のための回路１５／ｍの第１の入力１
５１に接続された入力と出力とを有する第１の符
号検出回路３２と、該逐次適応のための回路１
５／ｍの第２の入力１５２に接続された入力と出
力とを有する第２の符号検出回路３３と、夫々第
１の符号検出回路及び第２の符号検出回路３２，
３３の出力に接続された２個の入力と１個の出力
とを備えた排他的オアゲート３４と、排他的オア
ゲートの出力に接続された第１の入力と、第２の
入力と出力とを有する代数計算回路３５と、第１
の入力と第２の入力と出力とを有し、第１の入力
が代数計算回路３５の出力に接続されている加算
器３６と、加算器３６の出力に接続された入力
と、代数計算回路３５の第２の入力に接続された
出力と加算器３６の第２の入力に接続された出力
とを有する遅延回路３７と、加算器３６の出力に
接続された１個の入力と係数Ｋ（ｔ）を供給する
出力とを備えた読出し専用メモリー３８とを含む
ことを特徴とする特許請求の範囲第６項に記載の
適応予測回路。 ９ 夫々の該逐次適応のための回路１５／ｍは、
該逐次適応のための回路１５／ｍの第１の入力１
５１に接続された第１の入力と、第２の入力と出
力とを有する第１の乗算器３９と、該逐次適応の
ための回路１５／ｍの第１の入力１５１に接続さ
れた入力と出力とを備えた絶対値をもたらすため
の第１の絶対値回路４０と、該逐次適応のための
回路１５／ｍの第４の入力１５４に接続された１
個の入力と第１の乗算器３９の第２の入力に接続
された１個の出力とを備えた第１の符号抽出回路
４１と、該逐次適応のための回路１５／ｍの第２
の入力に接続された第１の入力と、第２の入力と
出力とを有する第２の乗算器４２と、該逐次適応
のための回路１５／ｍの第２の入力に接続された
入力と出力とを備えた絶対値をもたらすための第
２の絶対値回路４３と、該逐次適応のための回路
１５／ｍの第３の入力１５３に接続された入力と
第２の乗算器４２の第２の入力に接続された出力
とを有する第２の符号抽出回路４４と、第１及び
第２の乗算器３９，４２の夫々の出力に接続され
た２個の入力と出力とを備えた第１の加算器４５
と、第１の入力が定信号を受信し、第２の入力が
第１の乗算器３９の出力に接続された３個の入力
を備えた乗算−除算器４６と、４個の入力と１個
の出力を備え、第１の入力が定信号を受信し、第
２の入力が絶対値をもたらすための第１の絶対値
回路４０の出力に接続され、第３の入力が絶対値
をもたらすための第２の絶対値回路４３の出力に
接続されている代数計算回路４７と、代数計算回
路４７の出力に接続された第１の入力と、第２の
入力と、出力とを有する第２の加算器４８と、第
２の加算器４８の出力に接続された入力と、第２
の加算器４８の第２の入力及び代数計算回路４７
の第４の入力に接続された出力とを有する第１の
遅延回路４９と、第２の加算器４８の出力と接続
された入力と、乗算−除算器４６の第３の入力に
接続された出力とを備えている変換回路５０と、
乗算−除算器４６の出力に接続された第１の入力
と、第２の入力と、係数ｋ（ｔ）を供給する出力
とを有する減算器５１と、減算器５１の出力に接
続された入力と、減算器５１の第２の入力に接続
された出力とを有している第２の遅延回路５２と
を備えている特許請求の範囲第６項に記載の適応
予測回路。 １０ 夫々の該逐次適応のための回路１５／ｍ
は、該逐次適応のための回路１５／ｍの第１の入
力１５１に接続された第１の入力と、該逐次適応
のための回路１５／ｍの第４の入力１５４に接続
された第２の入力と、出力とを有する第３の乗算
器５３と、該逐次適応のための回路１５／ｍの第
１の入力１５１に接続された第１の入力と、出力
とを備えた二乗のための第１の二乗回路５４と、
該逐次適応のための回路１５／ｍの第２の入力１
５２に接続された第１の入力と、該逐次適応のた
めの回路１５／ｍの第３の入力１５３に接続され
た第２の入力と、出力とを有している第４の乗算
器５５と、該逐次適応のための回路１５／ｍの第
２の入力１５２に接続された入力と、出力とを備
えた二乗のための第２の二乗回路５６と、第３及
び第４の乗算器５３，５５の出力に夫々接続され
た２個の入力と、出力とを備えた第３の加算器５
７と、３個の入力と１個の出力とを備え、第１の
入力が定信号を受信し、第２の入力が第３の加算
器５７の出力に接続されている乗算−除算器５８
と、４個の入力と１個の出力とを備え、第１の入
力が定信号を受信し、第２の入力が二乗のための
第１の二乗回路５４の出力に接続され、第３の入
力が二乗のための第２の二乗回路５６の出力に接
続されている代数計算回路５９と、代数計算回路
５９の出力に接続された第１の入力と、第２の入
力と、出力とを有する第４の加算器６０と、第４
の加算器６０の出力と接続された入力と、前記第
４の加算器６０の第２の入力及び代数計算回路５
９の第４の入力に接続された出力とを有する第３
の遅延回路６１と、第４の加算器６０の出力に接
続された入力と、乗算−除算器５８の第３の入力
に接続された出力とを備えた変換回路６２と、乗
算−除算器５８の出力と接続された第１の入力
と、第２の入力と、係数Ｋ（ｔ）を供給する出力
とを有する減算器６３と、減算器６３の出力に接
続された入力と、前記減算器６３の第２の入力に
接続された出力とを備えている第４の遅延回路６
４とを備えていることを特徴とする特許請求の範
囲第６項に記載の適応予測回路。
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| FR8008883A FR2481024B1 (fr) | 1980-04-21 | 1980-04-21 | Circuit predicteur adaptatif utilisant un filtre en treillis et dispositif de codage ou de decodage mic differentiel correspondant |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS56166632A JPS56166632A (en) | 1981-12-21 |
| JPH0126207B2 true JPH0126207B2 (ja) | 1989-05-23 |
Family
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Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5965081A Granted JPS56166632A (en) | 1980-04-21 | 1981-04-20 | Adaptive predicting circuit using differential pcm coding or decoding unit corresponding to lattice filter |
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| Publication number | Priority date | Publication date | Assignee | Title |
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| DE2260264C3 (de) * | 1972-12-08 | 1975-06-05 | Siemens Ag, 1000 Berlin Und 8000 Muenchen | Verfahren und Anordnung zur Schätzwertbildung in einem Codierer für Differenz-Pulscodemodulation |
| CA1091810A (en) * | 1976-12-16 | 1980-12-16 | Toshio Koga | Predictive codec capable of selecting one of at least three prediction signals in two steps |
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- 1980-04-21 FR FR8008883A patent/FR2481024B1/fr not_active Expired
-
1981
- 1981-04-10 US US06/253,154 patent/US4389726A/en not_active Expired - Lifetime
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- 1981-04-20 JP JP5965081A patent/JPS56166632A/ja active Granted
- 1981-04-21 DE DE3115884A patent/DE3115884A1/de active Granted
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