JPH01251120A - 情報処理装置 - Google Patents
情報処理装置Info
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- JPH01251120A JPH01251120A JP63076522A JP7652288A JPH01251120A JP H01251120 A JPH01251120 A JP H01251120A JP 63076522 A JP63076522 A JP 63076522A JP 7652288 A JP7652288 A JP 7652288A JP H01251120 A JPH01251120 A JP H01251120A
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- clock signal
- cpu
- gate
- output
- keyboard
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- 238000001514 detection method Methods 0.000 claims description 8
- 230000010365 information processing Effects 0.000 claims description 7
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 claims 1
- 230000002093 peripheral effect Effects 0.000 abstract description 10
- 238000010586 diagram Methods 0.000 description 5
- 238000000034 method Methods 0.000 description 3
- 239000013256 coordination polymer Substances 0.000 description 2
- 230000006870 function Effects 0.000 description 2
- 239000004973 liquid crystal related substance Substances 0.000 description 2
- 230000001010 compromised effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000005484 gravity Effects 0.000 description 1
- 230000000630 rising effect Effects 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の目的］
（産業上の利用分野）
この発明は、小型化を損なうことなく高性能化を達成し
得る情報処理装置に関する。
得る情報処理装置に関する。
（従来の技術）
近年、パーソナルコンピュータに対する小へ”（化、高
性能化の要求に伴い、電池等で動作する持ち運び可能な
ラップトツブ型のパーソナルコンピュータが開発されて
いる。
性能化の要求に伴い、電池等で動作する持ち運び可能な
ラップトツブ型のパーソナルコンピュータが開発されて
いる。
このようなラップトツブ型のパーソナルコンピュータで
用いられているＣＰＵは、低消費電力化を図るために０
ＭＯ３で構成されている。しかしながら、ＣＰＵのクロ
ック信号を速めて演算速度を高速にし、高性能化を図る
と、クロック信号を速めるにしたがって消費電力が大き
くなる。このため、高性能化を図るためには、内蔵され
る電池の容量を大ぎくする必要がある。
用いられているＣＰＵは、低消費電力化を図るために０
ＭＯ３で構成されている。しかしながら、ＣＰＵのクロ
ック信号を速めて演算速度を高速にし、高性能化を図る
と、クロック信号を速めるにしたがって消費電力が大き
くなる。このため、高性能化を図るためには、内蔵され
る電池の容量を大ぎくする必要がある。
したがって、クロック信号を高速にして高性能化を図る
と、電池の容量を大きくしなければならず、パーソナル
コンピュータが大型化してしまうという不具合が生じる
ことになる。
と、電池の容量を大きくしなければならず、パーソナル
コンピュータが大型化してしまうという不具合が生じる
ことになる。
そこで、電池を内蔵した従来のワードプロセッサでは、
消費電力に対する対策として、次に示すような手法が用
いられている。
消費電力に対する対策として、次に示すような手法が用
いられている。
ワードプロセッサのキーボードが、所定時間操作されな
い場合には、ワードプロセッサはこれを検知して、電源
の供給を停止するようにしている。
い場合には、ワードプロセッサはこれを検知して、電源
の供給を停止するようにしている。
このような手法は、電源スィッチがＯＮ状態にもかかわ
らず動作していない場合に、電力を節減することができ
るため、電池を内蔵したラップトツブ型のパーソナル：
１ンピユータへの適用が考えられる。
らず動作していない場合に、電力を節減することができ
るため、電池を内蔵したラップトツブ型のパーソナル：
１ンピユータへの適用が考えられる。
〈発明が解決しようとする課題）
しかしながら、パーソナルコンピュータの場合には、キ
ーボードの操作なしで動作している場合がある。すなわ
ら、実行中のアプリケーションソフトがキーボードから
の入力を必要としないものがある。このようなアプリケ
ーションソフトには、例えばデモンストレーション用の
ものがある。
ーボードの操作なしで動作している場合がある。すなわ
ら、実行中のアプリケーションソフトがキーボードから
の入力を必要としないものがある。このようなアプリケ
ーションソフトには、例えばデモンストレーション用の
ものがある。
このような場合に、前記した従来のワードプロセッサで
用いられている手法を適用すると、アプリケーションソ
フトの実行中に、電源の供給が停止してしまうという問
題が生じることになる。
用いられている手法を適用すると、アプリケーションソ
フトの実行中に、電源の供給が停止してしまうという問
題が生じることになる。
そこで、この発明は、上記に鑑みてなされたものであり
、その目的とするところは、ＣＰＵの動作時と非動作時
とのクロック信号の周期を変えて低消費電力化を図るこ
とにより、電源の大型化を抑制して、構成の小型化を１
（′１うことなく高性能化を図った情報処理装置を提供
することにある。
、その目的とするところは、ＣＰＵの動作時と非動作時
とのクロック信号の周期を変えて低消費電力化を図るこ
とにより、電源の大型化を抑制して、構成の小型化を１
（′１うことなく高性能化を図った情報処理装置を提供
することにある。
［発明の構成］
（課題を解決するための手段）
上記目的を達成するために、この発明は、ＣＰＵの通常
動作時のクロック信号となる第１のクロック信号を発生
する第１クロック信号発生手段と、前記第１のクロック
信号よりも低速な第２のクロック信号を発生する第２ク
ロック信号発生手段と、前記第１のクロック信号あるい
は第２のクロック信号を選択してＣＰＵに供給する選択
手段と、所定の書込み命令の実行あるいはキーボードの
操作を検出して検出信号を出力する検出手段と、前記検
出信号が前記検出手段から所定時間内に出力される場合
には前記第１のクロック信号を選択し、前記検出信号が
所定時間内に出力されない場合には前記第２のクロック
信号を選択する旨を前記選択手段に指令する制御手段と
から構成される。
動作時のクロック信号となる第１のクロック信号を発生
する第１クロック信号発生手段と、前記第１のクロック
信号よりも低速な第２のクロック信号を発生する第２ク
ロック信号発生手段と、前記第１のクロック信号あるい
は第２のクロック信号を選択してＣＰＵに供給する選択
手段と、所定の書込み命令の実行あるいはキーボードの
操作を検出して検出信号を出力する検出手段と、前記検
出信号が前記検出手段から所定時間内に出力される場合
には前記第１のクロック信号を選択し、前記検出信号が
所定時間内に出力されない場合には前記第２のクロック
信号を選択する旨を前記選択手段に指令する制御手段と
から構成される。
（作用）
上記構成において、この発明は、通常動作時及びキーボ
ードが操作されずに所定の書込み命令が実行される場合
には、比較的高速な第１のクロック信号をＣＰＵに供給
し、キーボードの操作及び所定の書込みが所定時間内に
行なわれない場合には、第１のクロック信号よりも低速
な第２のクロック信号をＣＰＵに供給するようにしてい
る。
ードが操作されずに所定の書込み命令が実行される場合
には、比較的高速な第１のクロック信号をＣＰＵに供給
し、キーボードの操作及び所定の書込みが所定時間内に
行なわれない場合には、第１のクロック信号よりも低速
な第２のクロック信号をＣＰＵに供給するようにしてい
る。
〈実施例）
以下図面を用いてこの発明の詳細な説明する。
第１図はこの発明の一実施例に係る情報処理装置の概略
の構成を示す図であり、第２図は第１図に示す情報処理
装置の要部構成を示す図である。
の構成を示す図であり、第２図は第１図に示す情報処理
装置の要部構成を示す図である。
この発明の一実施例は、パーソナルコンピュータに搭載
されたＣＰＵに与えられるクロック信号の周波数を、後
）！ｉする動作及び操作が所定の時間行なわれない場合
に、通常動作時よりも低速として、低消費°重力化を達
成するようにしたものである。
されたＣＰＵに与えられるクロック信号の周波数を、後
）！ｉする動作及び操作が所定の時間行なわれない場合
に、通常動作時よりも低速として、低消費°重力化を達
成するようにしたものである。
まず、パーソナルコンピュータの全体の概略構成を、第
１図を用いて説明する。
１図を用いて説明する。
第１図において、パーソナルコンピュータの中枢となる
ＣＰＬＪ １は、バス３を介して主記憶装置（ＭＥＭ）
５と接続されている。また、ＣＰＵ １は、バス３を介
してフロッピーディスク装置Ｅｆｆｉ（ＦＤＤ）７を制
御するフロッピーディスクコントローラ（ＦＤＣ）９、
液晶デイスプレィ装置（ＬＣＤ）１１を制御する液晶デ
イスプレィコントローラ（ＬＣＤＣ）１３、キーボード
（ＫＢ）１５をυ１１１１するキーボードコントローラ
（Ｋ［３Ｇ）１７に接続されている。さらに、ＣＰＩＪ
ｌは、バス３を介してＣＰＬＪ省エネ装置１９に接続さ
れている。
ＣＰＬＪ １は、バス３を介して主記憶装置（ＭＥＭ）
５と接続されている。また、ＣＰＵ １は、バス３を介
してフロッピーディスク装置Ｅｆｆｉ（ＦＤＤ）７を制
御するフロッピーディスクコントローラ（ＦＤＣ）９、
液晶デイスプレィ装置（ＬＣＤ）１１を制御する液晶デ
イスプレィコントローラ（ＬＣＤＣ）１３、キーボード
（ＫＢ）１５をυ１１１１するキーボードコントローラ
（Ｋ［３Ｇ）１７に接続されている。さらに、ＣＰＩＪ
ｌは、バス３を介してＣＰＬＪ省エネ装置１９に接続さ
れている。
ＣＰＵ省エネ装置１９は、ＣＰＬＪｌの消費電力を節減
するものである。ＣＰＵ省エネ装置１９は、クロック信
号発生器２１から与えられるクロック信号を受けて、通
常動作時にはこのクロック信号をＣＰｔＪｌに供給する
。一方、ＣＰＵ省エネ装置１９は、以下に示す操作及び
実行動作が所定の時間待なわれない場合に、通常時にｃ
ｐｕｉに与えられるクロック信号の周波数よりも低く、
実用上性能を低下させない程度の周波数のクロック信号
をＣＰＵ １に与える。 ・ ■キーボード１５の操作 ■ＣＰＵ１の主記憶装置５に対する書込み命令の実行 ■ｃｐｕｉの周辺装置（７，１１，１５）に対する命令
やデータの内込み命令の実行 このような情報のうち、キーボード１５が操作されたか
否かの情報は、キーボードコントローラ１５からＣＰＵ
省エネ装置１９に与えられる。−方、主記憶装置５及び
周辺装置＜７．１１．１５．）に対する書込み命令が実
行されるか否かは、これらの書込み命令がバス３上に存
在するか否かをＣＰＵ省エネ装置１９が検出することに
より行なわれる。
するものである。ＣＰＵ省エネ装置１９は、クロック信
号発生器２１から与えられるクロック信号を受けて、通
常動作時にはこのクロック信号をＣＰｔＪｌに供給する
。一方、ＣＰＵ省エネ装置１９は、以下に示す操作及び
実行動作が所定の時間待なわれない場合に、通常時にｃ
ｐｕｉに与えられるクロック信号の周波数よりも低く、
実用上性能を低下させない程度の周波数のクロック信号
をＣＰＵ １に与える。 ・ ■キーボード１５の操作 ■ＣＰＵ１の主記憶装置５に対する書込み命令の実行 ■ｃｐｕｉの周辺装置（７，１１，１５）に対する命令
やデータの内込み命令の実行 このような情報のうち、キーボード１５が操作されたか
否かの情報は、キーボードコントローラ１５からＣＰＵ
省エネ装置１９に与えられる。−方、主記憶装置５及び
周辺装置＜７．１１．１５．）に対する書込み命令が実
行されるか否かは、これらの書込み命令がバス３上に存
在するか否かをＣＰＵ省エネ装置１９が検出することに
より行なわれる。
次に、ＣＰＵ省エネ装置１９の具体的な一構成例を、第
２図を用いて説明づる。なお、第２図において第１図と
同符号のものは同一物であり、その説明は省略する。
２図を用いて説明づる。なお、第２図において第１図と
同符号のものは同一物であり、その説明は省略する。
第２図において、ＣＰＵ省エネ装置１９は、デコーダ回
路２３と、分周サイクル器２５と、フリップフロップ回
路（以下ＩＦ／Ｆ回路」と呼ぶ）２７と、各種の論理ゲ
ートを備えている。
路２３と、分周サイクル器２５と、フリップフロップ回
路（以下ＩＦ／Ｆ回路」と呼ぶ）２７と、各種の論理ゲ
ートを備えている。
デコーダ２３は、バス３に接続されており、記憶装置５
及び周辺装置への書込み命令がバス３上に存在するか否
かを検出するものであり、検出した場合には、出力を゛
１″レベルとする。この出力は、否定論理和（ＮＯＲ）
ゲート２９の一方の入力に与えられる。
及び周辺装置への書込み命令がバス３上に存在するか否
かを検出するものであり、検出した場合には、出力を゛
１″レベルとする。この出力は、否定論理和（ＮＯＲ）
ゲート２９の一方の入力に与えられる。
ＮＯＲゲート２９は、その他方の入力にキーボードコン
トローラ１７からキーボード１５が操作されたか否かを
示す信号が与えられており、この信号はキーボード１５
が操作されると“１″レベルどなる。
トローラ１７からキーボード１５が操作されたか否かを
示す信号が与えられており、この信号はキーボード１５
が操作されると“１″レベルどなる。
したがって、ＮＯＲゲート２９の出力は、キーボードが
操作されたか、あるいは記憶装置１５及び周辺装置に対
する書込み命令がバス３に存在して実行される場合に゛
０″レベルとなる。
操作されたか、あるいは記憶装置１５及び周辺装置に対
する書込み命令がバス３に存在して実行される場合に゛
０″レベルとなる。
分周サイクル器２５は、クロック信号発生器２１から発
生されるクロック信号を受けて、このり■ツク信号を１
／ｎに分周するものである。この分周サイクル器２５に
よって１／ｎに分周されたクロック信号は、それぞれの
「／「回路２７に与えられる。
生されるクロック信号を受けて、このり■ツク信号を１
／ｎに分周するものである。この分周サイクル器２５に
よって１／ｎに分周されたクロック信号は、それぞれの
「／「回路２７に与えられる。
Ｆ／Ｆ回路２７は、Ｋ段に縦続接続されてＦＺＦ群を構
成しており、第１段目のＦ／Ｆ回路２７の入力には、電
ｉｔ！３０が接続されて′１”レベルが与えられている
。それぞれのＦ／Ｆ回路２７は、ＮＯＲゲート２９の出
力が゛０″レベルでリセットされ、出力が“０″レベル
となる。
成しており、第１段目のＦ／Ｆ回路２７の入力には、電
ｉｔ！３０が接続されて′１”レベルが与えられている
。それぞれのＦ／Ｆ回路２７は、ＮＯＲゲート２９の出
力が゛０″レベルでリセットされ、出力が“０″レベル
となる。
一方、それぞれのＦ／Ｆ回路２７は、ＮＯＲゲート２９
の出力が“１”レベルでセットされ、前段の出力を１／
ｎに分周されたクロック信号の立ち上りに同期してラッ
チし出力する。これにより、Ｆ／Ｆ回路群がセットされ
ると、それぞれのＦ／Ｆ回路２７の出力は第３図に示す
ように前段から順次１１１ Ｉ＋レベルとなる。したが
って、Ｆ／Ｆ回路群が（１１０に分局されたクロック信
号の同門）ＸＫ （Ｆ／Ｆ回路２７の段数）で設定され
る時間内にリセットされない場合には、Ｋ段目のＦ／Ｆ
回路２７は、その出力が゛１″レベルとなる。このに段
目のＦ／Ｆ回路２７の出力は、反転（Ｎ。
の出力が“１”レベルでセットされ、前段の出力を１／
ｎに分周されたクロック信号の立ち上りに同期してラッ
チし出力する。これにより、Ｆ／Ｆ回路群がセットされ
ると、それぞれのＦ／Ｆ回路２７の出力は第３図に示す
ように前段から順次１１１ Ｉ＋レベルとなる。したが
って、Ｆ／Ｆ回路群が（１１０に分局されたクロック信
号の同門）ＸＫ （Ｆ／Ｆ回路２７の段数）で設定され
る時間内にリセットされない場合には、Ｋ段目のＦ／Ｆ
回路２７は、その出力が゛１″レベルとなる。このに段
目のＦ／Ｆ回路２７の出力は、反転（Ｎ。
Ｔ）ゲート３１及び論理積（ＡＮＤ）ゲート３３の一方
の入力に与えられる。
の入力に与えられる。
ＮＯＴＯＲゲート３７その出力がＡＮＤゲート３５に与
えられている。ＡＮＤゲート３３は、その他方の入力に
クロック信号発生器２１から発生されるクロック信号が
与えられている。ＡＮＤゲート３３の出力は、一方の入
力にＡＮＤゲート３５の出力が与えられている論理和（
ＯＲ）ゲート３７の他方の入力に与えられている。ＯＲ
ゲート３７の出力は、ＣＰＵ１のクロック信号として与
えられている。
えられている。ＡＮＤゲート３３は、その他方の入力に
クロック信号発生器２１から発生されるクロック信号が
与えられている。ＡＮＤゲート３３の出力は、一方の入
力にＡＮＤゲート３５の出力が与えられている論理和（
ＯＲ）ゲート３７の他方の入力に与えられている。ＯＲ
ゲート３７の出力は、ＣＰＵ１のクロック信号として与
えられている。
このような論理ゲートの構成により、第に段目のＦ／Ｆ
回路２７の出力が“０“レベルで通常動作時には、クロ
ック信号発生器２１から発生されるクロック信号がＡＮ
Ｄゲート３５及びＯＲゲート３７を介してＣＰＵ １に
与えられる。一方、Ｋ段目のＦ／Ｆ回路２７の出力が“
１”となった場合には、１／ｎに分周されたクロック信
号がＡＮＤゲート３３及びＯＲゲート３７を介してＣＰ
Ｕ１に与えられる。
回路２７の出力が“０“レベルで通常動作時には、クロ
ック信号発生器２１から発生されるクロック信号がＡＮ
Ｄゲート３５及びＯＲゲート３７を介してＣＰＵ １に
与えられる。一方、Ｋ段目のＦ／Ｆ回路２７の出力が“
１”となった場合には、１／ｎに分周されたクロック信
号がＡＮＤゲート３３及びＯＲゲート３７を介してＣＰ
Ｕ１に与えられる。
すなわち、これらの論理ゲートは、クロック信号発生器
２１から発生されるクロック信号、あるいはこのクロッ
ク信号を１／口に分周したクロック信号を選択してＣＰ
Ｕ １に与えるように機能する。
２１から発生されるクロック信号、あるいはこのクロッ
ク信号を１／口に分周したクロック信号を選択してＣＰ
Ｕ １に与えるように機能する。
以上説明したように、この発明の一実施例は構成されて
おり、次にこの実施例の作用を説明する。
おり、次にこの実施例の作用を説明する。
まずはじめに、Ｋ （Ｆ／Ｆ回路２７の段μ）×（１／
ｎに分周されたクロック信号の周期）で設定される時間
内に、主記憶装置５あるいは周辺装置に対して門込み命
令が実行されるか、あるいはキーボード１５が操作され
た場合について説明する。
ｎに分周されたクロック信号の周期）で設定される時間
内に、主記憶装置５あるいは周辺装置に対して門込み命
令が実行されるか、あるいはキーボード１５が操作され
た場合について説明する。
書込み命令が実行される場合には、この書込み命令はデ
コーダ２３によって検出されて、デコーダの出力は“′
１”レベルとなる。一方、キーボード１５が操作される
場合には、キーボードコントローラ１７から“１”レベ
ルの信号がＮＯＲゲート２９に与えられる。
コーダ２３によって検出されて、デコーダの出力は“′
１”レベルとなる。一方、キーボード１５が操作される
場合には、キーボードコントローラ１７から“１”レベ
ルの信号がＮＯＲゲート２９に与えられる。
これにより、ＮＯＲゲート２９の出力は゛Ｏ″レベルと
なり、それぞれのＦ／Ｆ回路２７は前記の設定時間内に
リセット状態となる。Ｋ段目のＦ／Ｆ回路２７は、その
出力が“０″レベルとなる。
なり、それぞれのＦ／Ｆ回路２７は前記の設定時間内に
リセット状態となる。Ｋ段目のＦ／Ｆ回路２７は、その
出力が“０″レベルとなる。
この“０″レベルの出力は、ＡＮＤゲート３３及びＮＯ
ＴＯＲゲート３７してＡＮＤゲート３５に与えられる。
ＴＯＲゲート３７してＡＮＤゲート３５に与えられる。
これにより、クロック信号発生器２１から発生されるク
ロック信号がＡＮＤゲート３５及びＯＲゲート３７を介
してＣＰＵ１に供給される。
ロック信号がＡＮＤゲート３５及びＯＲゲート３７を介
してＣＰＵ１に供給される。
したがって、ＣＰＬｌｌは通常動作時すなわち前記の設
定時内にキーボード１５が操作されるか、あるいは主記
憶装置５または周辺装置に対して書込み命令が実行され
る場合には、クロック信号発生器２１から発生されるク
ロック信号で動作することになる。
定時内にキーボード１５が操作されるか、あるいは主記
憶装置５または周辺装置に対して書込み命令が実行され
る場合には、クロック信号発生器２１から発生されるク
ロック信号で動作することになる。
次に、キーボード１５の操作及び書込み命令の実行が前
記の設定時間内に行なわれない場合について説明する。
記の設定時間内に行なわれない場合について説明する。
このような場合には、ＮＯＲゲート２９の肉入力はとも
に°“Ｏ”レベルとなり、それぞれのＦ／Ｆ回路２７は
セット状態となり、前記の設定時間内にはリセットされ
ないことになる。このため、Ｋ段目のＦ／Ｆ回路２７の
出力は“１″レベルとなり、ＡＮＤゲート３３の一方の
入力が“１″レベルとなる。これにより、分周サイクル
器２５の出力である１／ｎに分周されたクロック信号が
、ＡＮＤゲート３３及びＯＲゲート３７を介してＣＰＬ
Ｊｌに供給される。
に°“Ｏ”レベルとなり、それぞれのＦ／Ｆ回路２７は
セット状態となり、前記の設定時間内にはリセットされ
ないことになる。このため、Ｋ段目のＦ／Ｆ回路２７の
出力は“１″レベルとなり、ＡＮＤゲート３３の一方の
入力が“１″レベルとなる。これにより、分周サイクル
器２５の出力である１／ｎに分周されたクロック信号が
、ＡＮＤゲート３３及びＯＲゲート３７を介してＣＰＬ
Ｊｌに供給される。
したがって、ＣＰＵ１は前記の設定時間内にキーボード
１５が操作されないか、あるいは主記憶装置または周辺
装置に対して書込み命令が実行されない場合には、１／
ｎに分周されたクロック信号で動作することになる。
１５が操作されないか、あるいは主記憶装置または周辺
装置に対して書込み命令が実行されない場合には、１／
ｎに分周されたクロック信号で動作することになる。
ゆえに、キーボード１５が操作されない場合であっても
、アプリケーションソフトが実行されており、ＣＰＵ１
が主記憶装置あるいは周辺装置に対して書込み命令を実
行している場合には、通常動作時に用いられる比較的に
高速なりロック信号でＣＰＵ１を動作させるこができる
。
、アプリケーションソフトが実行されており、ＣＰＵ１
が主記憶装置あるいは周辺装置に対して書込み命令を実
行している場合には、通常動作時に用いられる比較的に
高速なりロック信号でＣＰＵ１を動作させるこができる
。
一方、所定の時間内にキーボード１５が操作されず、さ
らに主記憶装置及び周辺装置に対して占込み命令が実行
されず、アプリクージョンソフトがアイドル状態である
場合には、ＣＰＵ１に与えられるクロック信号を実用上
の性能を低下させない程度に低速にすることが可能とな
る。これにより、消費電力を節減することが可能となり
、パーソナルコンピュータに内蔵さ、れる電池の大型化
が防止され、高性能化によって装置の小型化が損なわれ
ることはなくなる。
らに主記憶装置及び周辺装置に対して占込み命令が実行
されず、アプリクージョンソフトがアイドル状態である
場合には、ＣＰＵ１に与えられるクロック信号を実用上
の性能を低下させない程度に低速にすることが可能とな
る。これにより、消費電力を節減することが可能となり
、パーソナルコンピュータに内蔵さ、れる電池の大型化
が防止され、高性能化によって装置の小型化が損なわれ
ることはなくなる。
［発明の効果］
以上説明したように、この発明によれば、ＣＰＵの動作
状態時には、比較的に高速なりロック信号をＣＰＵに供
給し、ＣＰＵのアイドル状態時には、前記クロック信号
よりも低速なりロック信号をＣＰＵに供給するようにし
たので、ＣＰＵのアイドル状態時の消費電力を節減する
ことが可能となり、内蔵される電源の大型化を抑制する
ことが−（−ｇる。したがって、構成の小型化を損なう
ことなく高性能化を図った情報処理装置を提供すること
ができる。
状態時には、比較的に高速なりロック信号をＣＰＵに供
給し、ＣＰＵのアイドル状態時には、前記クロック信号
よりも低速なりロック信号をＣＰＵに供給するようにし
たので、ＣＰＵのアイドル状態時の消費電力を節減する
ことが可能となり、内蔵される電源の大型化を抑制する
ことが−（−ｇる。したがって、構成の小型化を損なう
ことなく高性能化を図った情報処理装置を提供すること
ができる。
第１図はこの発明の一実施例に係る情報処理装置の概略
の構成を示づ図、第２図は第１図に示す装置の要部構成
を示す図、第３図は第２図に示すＦ／Ｆ回路群のタイミ
ングチャート図である。 １・・・ＣＰＵ １９・・・ＣＰＵ省エネ′６Ａ買 ２１・・・クロック信号発生器 ２３・・・デコーダ回路 ２５・・・分周サイクル器 ２７・・・Ｆ／Ｆ回路
の構成を示づ図、第２図は第１図に示す装置の要部構成
を示す図、第３図は第２図に示すＦ／Ｆ回路群のタイミ
ングチャート図である。 １・・・ＣＰＵ １９・・・ＣＰＵ省エネ′６Ａ買 ２１・・・クロック信号発生器 ２３・・・デコーダ回路 ２５・・・分周サイクル器 ２７・・・Ｆ／Ｆ回路
Claims (1)
- 【特許請求の範囲】 ＣＰＵの通常動作時のクロック信号となる第１のクロッ
ク信号を発生する第１クロック信号発生手段と、 前記第１のクロック信号よりも低速な第２のクロック信
号を発生する第２クロック信号発生手段と、 前記第１のクロック信号あるいは第２のクロック信号を
選択してＣＰＵに供給する選択手段と、所定の書込み命
令の実行あるいはキーボードの操作を検出して検出信号
を出力する検出手段と、前記検出信号が前記検出手段か
ら所定時間内に出力される場合には前記第１のクロック
信号を選択し、前記検出信号が所定時間内に出力されな
い場合には前記第２のクロック信号を選択する旨を前記
選択手段に指令する制御手段と を有することを特徴とする情報処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63076522A JPH01251120A (ja) | 1988-03-31 | 1988-03-31 | 情報処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63076522A JPH01251120A (ja) | 1988-03-31 | 1988-03-31 | 情報処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01251120A true JPH01251120A (ja) | 1989-10-06 |
Family
ID=13607613
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63076522A Pending JPH01251120A (ja) | 1988-03-31 | 1988-03-31 | 情報処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01251120A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6535985B1 (en) | 1990-03-23 | 2003-03-18 | Matsushita Electric Industrial Co., Ltd. | Data processing apparatus |
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-
1988
- 1988-03-31 JP JP63076522A patent/JPH01251120A/ja active Pending
Cited By (25)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6535985B1 (en) | 1990-03-23 | 2003-03-18 | Matsushita Electric Industrial Co., Ltd. | Data processing apparatus |
| US6782483B2 (en) | 1990-03-23 | 2004-08-24 | Matsushita Electric Industrial Co., Ltd. | Data processing apparatus |
| US6792552B2 (en) | 1990-03-23 | 2004-09-14 | Matsushita Electric Industrial Co., Ltd. | Data processing apparatus |
| US6795929B2 (en) | 1990-03-23 | 2004-09-21 | Matsushita Electric Industrial Co., Ltd. | Data processing apparatus |
| US6804791B2 (en) | 1990-03-23 | 2004-10-12 | Matsushita Electric Industrial Co., Ltd. | Data processing apparatus |
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| US6909483B2 (en) | 1990-03-23 | 2005-06-21 | Matsushita Electric Industrial Co., Ltd. | Transflective LCD device with different transmission parts each having a particular transmittance |
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| US7213162B2 (en) | 1990-03-23 | 2007-05-01 | Matsushita Electric Industrial Co., Ltd. | Data processing apparatus |
| US7432921B2 (en) | 1990-03-23 | 2008-10-07 | Matsushita Electric Industrial Co., Ltd. | Data processing apparatus |
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