JPH01250929A - Manufacture of thin film transistor panel - Google Patents
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Links
- 239000010409 thin film Substances 0.000 title abstract description 19
- 238000004519 manufacturing process Methods 0.000 title description 13
- 229920002120 photoresistant polymer Polymers 0.000 claims abstract description 21
- 239000000758 substrate Substances 0.000 claims abstract description 21
- 238000000034 method Methods 0.000 claims description 10
- 239000004065 semiconductor Substances 0.000 claims description 4
- 230000001678 irradiating effect Effects 0.000 claims description 2
- 238000010030 laminating Methods 0.000 claims description 2
- 229910052751 metal Inorganic materials 0.000 abstract description 15
- 239000002184 metal Substances 0.000 abstract description 15
- 238000000059 patterning Methods 0.000 abstract description 13
- 239000000463 material Substances 0.000 abstract description 10
- 239000004020 conductor Substances 0.000 abstract description 7
- 239000010408 film Substances 0.000 description 41
- 229910021417 amorphous silicon Inorganic materials 0.000 description 19
- 239000011159 matrix material Substances 0.000 description 7
- 239000004973 liquid crystal related substance Substances 0.000 description 6
- 238000000206 photolithography Methods 0.000 description 5
- 238000005268 plasma chemical vapour deposition Methods 0.000 description 5
- 229910052782 aluminium Inorganic materials 0.000 description 4
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 4
- 238000004544 sputter deposition Methods 0.000 description 4
- 239000011651 chromium Substances 0.000 description 3
- 239000011521 glass Substances 0.000 description 3
- 239000010453 quartz Substances 0.000 description 3
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N silicon dioxide Inorganic materials O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 3
- ZOKXTWBITQBERF-UHFFFAOYSA-N Molybdenum Chemical compound [Mo] ZOKXTWBITQBERF-UHFFFAOYSA-N 0.000 description 2
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 2
- 229910052581 Si3N4 Inorganic materials 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 2
- 230000002950 deficient Effects 0.000 description 2
- 238000000151 deposition Methods 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 238000005530 etching Methods 0.000 description 2
- 239000007769 metal material Substances 0.000 description 2
- 229910052750 molybdenum Inorganic materials 0.000 description 2
- 239000011733 molybdenum Substances 0.000 description 2
- 229910052698 phosphorus Inorganic materials 0.000 description 2
- 239000011574 phosphorus Substances 0.000 description 2
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 2
- VYZAMTAEIAYCRO-UHFFFAOYSA-N Chromium Chemical compound [Cr] VYZAMTAEIAYCRO-UHFFFAOYSA-N 0.000 description 1
- 235000002756 Erythrina berteroana Nutrition 0.000 description 1
- 235000002753 Erythrina rubrinervia Nutrition 0.000 description 1
- 244000088811 Erythrina rubrinervia Species 0.000 description 1
- NIXOWILDQLNWCW-UHFFFAOYSA-N acrylic acid group Chemical group C(C=C)(=O)O NIXOWILDQLNWCW-UHFFFAOYSA-N 0.000 description 1
- 238000005229 chemical vapour deposition Methods 0.000 description 1
- 229910052804 chromium Inorganic materials 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 239000011810 insulating material Substances 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 230000008439 repair process Effects 0.000 description 1
- 239000012780 transparent material Substances 0.000 description 1
- 238000001771 vacuum deposition Methods 0.000 description 1
Landscapes
- Liquid Crystal (AREA)
- Thin Film Transistor (AREA)
Abstract
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は、液晶テレビ等に用いられる薄膜トランジスタ
パネルの製造方法に関する。DETAILED DESCRIPTION OF THE INVENTION [Technical Field of the Invention] The present invention relates to a method for manufacturing a thin film transistor panel used in liquid crystal televisions and the like.
液晶テレビ等に使用される液晶表示装置としては、高コ
ントラスト及び高時分割駆動が要求されるために、アク
ティブマトリックス型を用いることが提案されている。Since high contrast and high time-division driving are required for liquid crystal display devices used in liquid crystal televisions and the like, it has been proposed to use an active matrix type.
このアクティブマトリックス型の液晶表示装置は、画素
となる透明電極およびこの透明電極に接続されたスイッ
チング素子をマトリックス状に複数配列した基板と、こ
の基板に配列された複数の透明電極に対向する他方の透
明電極を設＆、ｌた対向基板と、およびこれらの基板間
に封入された液晶とを備えている。そして、前記スイッ
チング素子として、薄膜トランジスタを用いることが提
案されている。This active matrix type liquid crystal display device consists of a substrate on which a plurality of transparent electrodes serving as pixels and switching elements connected to the transparent electrodes are arranged in a matrix, and another substrate that faces the plurality of transparent electrodes arranged on this substrate. The device includes a counter substrate on which transparent electrodes are provided, and a liquid crystal sealed between these substrates. It has been proposed to use a thin film transistor as the switching element.
ところで、上述の薄膜トランジスタをスイッチング素子
として用いた薄膜トランジスタパネル（以下ＴＰＴパネ
ルと称す。）は上述の様に多数の画素がマトリックス状
に配設しており、開口率が大きいほど画像品質は向上す
る。すなわち、マトリックス状に配設された画素電極の
面積を画素の開口面積と同じになるように大きくすれば
、液晶表示装置全体に表示される画像の表示面積も大き
くなるから、極めて見易い画面となる。By the way, a thin film transistor panel (hereinafter referred to as a TPT panel) using the above-described thin film transistor as a switching element has a large number of pixels arranged in a matrix as described above, and the larger the aperture ratio, the better the image quality. In other words, if the area of the pixel electrodes arranged in a matrix is increased to be the same as the aperture area of the pixel, the display area of the image displayed on the entire liquid crystal display device will also be increased, resulting in an extremely easy-to-read screen. .
そこで、ＴＰＴパネルの画素電極の面積を大きくする為
、パネルの最上面に画素電極を形成した、いわゆるＴＯ
ＰＩＴＯ構造とするＴＰＴパネルが考えられている。す
なわち、このＴＯＰＩＴＯ構造のＴＰＴパネルは、ガラ
ス、石英等で構成される基板上に、ゲート電極、ゲート
絶縁膜、半導体層、ドレイン電極及びソース電極を順次
積層して形成される薄膜１−ランジスタをマトリックス
状に多数形成し、これら薄膜トランジスタ全体を覆うよ
うに透明絶縁膜を形成した後、個々の薄膜トランジスタ
のソース電極上にコンタクトホールを形成し、このコン
タクトホール及び透明絶縁膜上に画素電極となる透明導
電材料を堆積してパターンニングすることによりパネル
の最上面に画素電極を形成している。この様に画素電極
をＴＰＴパネルの最上面に形成する構造であれば、画素
電極とドレイン電極が同一平面上に位置することがなく
、しかも画素電極とドレイン電極間には透明絶縁膜が形
成されているので、画素電極とドレイン電極とが短絡す
るという薄膜トランジスタの不良の発生を防ぐこともで
きる。Therefore, in order to increase the area of the pixel electrode of the TPT panel, the pixel electrode is formed on the top surface of the panel.
A TPT panel having a PITO structure is being considered. That is, the TPT panel with the TOPITO structure has a thin film transistor formed by sequentially laminating a gate electrode, a gate insulating film, a semiconductor layer, a drain electrode, and a source electrode on a substrate made of glass, quartz, etc. After forming a large number of thin film transistors in a matrix and forming a transparent insulating film to cover all of these thin film transistors, a contact hole is formed on the source electrode of each thin film transistor, and a transparent insulating film that will become a pixel electrode is formed on the contact hole and the transparent insulating film. Pixel electrodes are formed on the top surface of the panel by depositing and patterning a conductive material. With this structure in which the pixel electrode is formed on the top surface of the TPT panel, the pixel electrode and the drain electrode are not located on the same plane, and a transparent insulating film is formed between the pixel electrode and the drain electrode. Therefore, it is possible to prevent a defective thin film transistor such as a short circuit between the pixel electrode and the drain electrode.
更に、ＴＯＰＩＴＯ構造を用いた場合、画素電極とドレ
イン電極との絶縁を完全なものとする為、画素電極とド
レイン電極との間の透明絶縁膜の厚さは２０００〜３０
００人に堆積されている。この為上述のコンタクトホー
ルの段差も２０００〜３０００人となる。Furthermore, when using the TOPITO structure, in order to ensure complete insulation between the pixel electrode and the drain electrode, the thickness of the transparent insulating film between the pixel electrode and the drain electrode is 2000 to 30 mm.
It has been deposited by 00 people. Therefore, the height difference between the contact holes mentioned above is also 2,000 to 3,000 people.
また、画素電極は通常５００人程鹿の厚さに形成される
。したがって、画素電極をコンタク１〜ホール及び透明
絶縁膜上に堆積する際、コンタクトホールの内面全てに
均一に画素電極を堆積することはむずかしい。画素電極
が均一にコンタクトホールに堆積されないと、コンタク
トボール内の画素電極とソース電極間の電気的接続が不
充分となり、画素電極とソース電極間の短絡不良の原因
となる。Further, the pixel electrode is usually formed to have a thickness of about 500 mm. Therefore, when depositing the pixel electrode on the contact hole 1 to the transparent insulating film, it is difficult to deposit the pixel electrode uniformly on the entire inner surface of the contact hole. If the pixel electrode is not uniformly deposited in the contact hole, the electrical connection between the pixel electrode and the source electrode within the contact ball will be insufficient, causing a short circuit between the pixel electrode and the source electrode.
この為、コンタクトホール内に画素電極を形成したあと
コンタク１−メタルを形成し、画素電極とソース電極と
の短絡不良を防止している。For this reason, a contact 1-metal is formed after forming the pixel electrode in the contact hole to prevent a short circuit between the pixel electrode and the source electrode.
上述の様な従来のＴＰＴパネルの製造方法によれば、画
素電極となる透明導電材料をコンタクトボール及び透明
絶縁膜上に堆積した後フォトマスクを使用し、フォトリ
ソグラフィー法により所定のパターンにエツチングし、
画素電極を形成する。According to the conventional TPT panel manufacturing method as described above, a transparent conductive material that will become a pixel electrode is deposited on contact balls and a transparent insulating film, and then etched into a predetermined pattern by photolithography using a photomask. ,
Form a pixel electrode.
したがって、フォトマスクが必要であると共に、画素電
極の形状は画素の開口率に直接影響を与える為、フナｌ
−マスクを使用した画素電極のパターニングには高精度
が要求される。したがって、フォトマスクの形状は精度
のすぐれたものが必要となる。Therefore, a photomask is required, and since the shape of the pixel electrode directly affects the aperture ratio of the pixel,
- High precision is required for patterning pixel electrodes using a mask. Therefore, the shape of the photomask needs to be highly accurate.
本発明は上記従来の欠点に鑑み、ＴＰＴパネルの画素電
極の形成にフォトマスクを用いることな（、高精度のパ
ターニングにより開口率を向上させた画素電極を形成す
ることを可能とするＴＰＴ＝４−
パネルの製造方法を提供することを目的とする。In view of the above-mentioned drawbacks of the conventional art, the present invention has been developed to form a pixel electrode of a TPT panel without using a photomask (TPT=4), which makes it possible to form a pixel electrode with an improved aperture ratio through highly accurate patterning. - The purpose is to provide a method for manufacturing panels.
本発明は透明基板上に不透明材料よりなるゲート電極と
ソース電極、ドレイン電極等を順次積層すると共に前記
透明基板上に不透明材料よりなるゲート配線、ドレイン
配線を形成し、さらにソース電極上のコンタクトホール
上に不透明なコンタクトメタルを形成し、ネガレジスト
を塗布した後、上述のゲート電極、コンタクトメタル等
をマスクとして前記透明基板の裏面から露光し、さらに
現像処理をして、薄膜トランジスタ等の上に積層された
画素電極をパターンニングすることによって、特別なフ
ォトマスクを不用とし、画素電極のパターニング加工精
度のすぐれたＴＰＴパネルを製造することを要点′とす
る。In the present invention, a gate electrode, a source electrode, a drain electrode, etc. made of an opaque material are sequentially laminated on a transparent substrate, a gate wiring and a drain wiring made of an opaque material are formed on the transparent substrate, and a contact hole on the source electrode is formed. After forming an opaque contact metal on top and applying a negative resist, the transparent substrate is exposed to light from the back side using the gate electrode, contact metal, etc. as a mask, and then developed and laminated on top of a thin film transistor, etc. The main point is to manufacture a TPT panel with excellent pixel electrode patterning accuracy without the need for a special photomask by patterning the pixel electrode.
以下本発明の実施例について図面を参照しながら詳述す
る。Embodiments of the present invention will be described in detail below with reference to the drawings.
第１図は、本発明によるＴＰＴパネルの製造方法により
製造されたＴＰＴパネルの一部分の断面６一
図である。FIG. 1 is a cross-sectional view of a portion of a TPT panel manufactured by the method for manufacturing a TPT panel according to the present invention.
同図に示す様に、ガラス、石英等よりなる基板上にアル
ミニウム（Ａ／）、モリブデン（Ｍｏ）等のゲート電極
ｌがパターン形成され、ゲート電極１上には窒化シリコ
ンよりなるゲート絶縁膜２が堆積され、さらにゲート絶
縁膜２上には半導体層としてアモルファスシリコン膜３
が１０００人程度Ｏ４さで形成されている。このアモル
ファスシリコン膜３上には、リンを高濃度にドープした
ｎ＋アモルファスシリコン膜４が形成され、このｎ゛ア
モルファスシリコン膜４上に、ドレイン電極５と、ソー
ス電極６がそれぞれ第１図のように形成され、これらに
よって薄膜１−ランジスタが構成されている。As shown in the figure, a gate electrode 1 made of aluminum (A/), molybdenum (Mo), etc. is patterned on a substrate made of glass, quartz, etc., and a gate insulating film 2 made of silicon nitride is formed on the gate electrode 1. is deposited, and further an amorphous silicon film 3 is deposited as a semiconductor layer on the gate insulating film 2.
It is formed with about 1,000 people in O4 size. On this amorphous silicon film 3, an n+ amorphous silicon film 4 doped with phosphorus at a high concentration is formed, and on this n' amorphous silicon film 4, a drain electrode 5 and a source electrode 6 are formed, respectively, as shown in FIG. A thin film 1-transistor is formed by these.
そして、この薄膜トランジスタ上には透明絶縁膜７が形
成され、この透明絶縁膜７上のソース電極６に対応する
位置にはコンタクトポール８が形成されている。また、
ソース電極６上の画素電極９はコンタクトホール８を介
してソース電極６と電気的に接続されている。A transparent insulating film 7 is formed on this thin film transistor, and a contact pole 8 is formed on this transparent insulating film 7 at a position corresponding to the source electrode 6. Also,
Pixel electrode 9 on source electrode 6 is electrically connected to source electrode 6 via contact hole 8 .
また、コンタクトポール８上に形成された画素電極９上
にはアルミニューム（Ａβ）等で構成されたコンタクト
メタル１０が形成されている。Further, a contact metal 10 made of aluminum (Aβ) or the like is formed on the pixel electrode 9 formed on the contact pole 8.
一方、第１図の断面図には図面垂直方向に形成されたド
レイン配線部１１の断面も示されている。On the other hand, the cross-sectional view of FIG. 1 also shows a cross-section of the drain wiring portion 11 formed in the direction perpendicular to the drawing.
このドレイン配線部１１は、上述のゲート絶縁膜２上に
順次形成されたアモルファスシリコン膜３、ｎ１アモル
ファスシリコン膜４、ドレイン配線５′で構成されてい
る。このアモルファスシリコン膜３、ｎ＋アモルファス
シリコン膜４、ドレイン配線５′の形成は詳しくは後述
するが、上述の薄膜トランジスタを構成するアモルファ
スシリコン膜３、ｎ＋アモルファスシリコン膜４、ドレ
イン電極５を形成する時と同時に形成されたものである
。This drain wiring section 11 is composed of an amorphous silicon film 3, an n1 amorphous silicon film 4, and a drain wiring 5', which are sequentially formed on the gate insulating film 2 described above. The formation of the amorphous silicon film 3, n+ amorphous silicon film 4, and drain wiring 5' will be described in detail later, but is similar to the formation of the amorphous silicon film 3, n+ amorphous silicon film 4, and drain electrode 5 constituting the above-mentioned thin film transistor. They were formed at the same time.
また、このドレイン配線部１１上の透明絶縁膜７上には
詳しくは後述するが画素電極９は形成されていない。Moreover, the pixel electrode 9 is not formed on the transparent insulating film 7 on the drain wiring portion 11, although this will be described in detail later.
上述の様に構成された薄膜トランジスタ、画素電極９は
、基板上にマトリクラス状に多数個形成され、各々の薄
膜トランジスタのゲート電極は行毎に図示しないゲート
線に接続され、ドレイン電極５は列毎に上述のドレイン
配線５′に図示しない箇所で接続されている。A large number of thin film transistors and pixel electrodes 9 configured as described above are formed in a matrix on a substrate, and the gate electrodes of each thin film transistor are connected to a gate line (not shown) in each row, and the drain electrodes 5 are connected in each column. is connected to the drain wiring 5' at a location not shown.
次に上述の構造のＴＰＴパネルの製造方法について説明
する。Next, a method for manufacturing a TPT panel having the above structure will be explained.
第２図（ａ）〜（ｄｌは本発明のＴＰＴパネルの製造方
法の工程を示す図である。なお、上述の第１図に対応す
る部分は同一符号を記す。FIGS. 2(a) to 2(dl) are diagrams showing the steps of the TPT panel manufacturing method of the present invention. Note that parts corresponding to those in FIG. 1 described above are designated by the same reference numerals.
先ず、第２図（ａ）に示す様にガラス、石英等からなる
基板上に真空蒸着法、又はスパッタリング法等を用いて
アルミニューム（ＡＡり、モリブデン（Ｍｏ）、クロム
（Ｃｒ）等の電極配線材料を膜厚２０００Å以上堆積し
、その後フォトリソグラフィー法によりパターン形成し
、パターン幅が２０μｍ程度のゲート電極１を形成する
。次に、窒化シリコンからなるゲート絶縁膜２をスパッ
タリング法あるいはプラズマＣＶＤ法等により前記基板
及び上述のゲート電極１上に形成する。その後、アモル
ファスシリコンをプラズマＣＶＤ法によりゲート絶縁膜
２上に形成する。その後、リン（Ｐ）イオンがドーピン
グされたアモルファスシリコン膜（半導体層）３とｎ゛
ア７モルフアスシリコン膜４形成し、さらにスパッタリ
ング法等によりｎ゛アモルファスシリコン膜４上に透明
な導電性の金属例えばアルミニウム（ＡＡ）等を堆積す
る。First, as shown in FIG. 2(a), electrodes of aluminum (AA, molybdenum (Mo), chromium (Cr), etc.) are deposited on a substrate made of glass, quartz, etc. using a vacuum evaporation method or a sputtering method. A wiring material is deposited to a thickness of 2,000 Å or more, and then patterned by photolithography to form a gate electrode 1 with a pattern width of about 20 μm.Next, a gate insulating film 2 made of silicon nitride is deposited by sputtering or plasma CVD. etc. on the substrate and the gate electrode 1. Then, amorphous silicon is formed on the gate insulating film 2 by plasma CVD method. Thereafter, an amorphous silicon film (semiconductor layer) doped with phosphorus (P) ions is formed on the gate insulating film 2 by a plasma CVD method. ) 3 and n-a7 amorphous silicon films 4 are formed, and then a transparent conductive metal such as aluminum (AA) is deposited on the n-amorphous silicon films 4 by sputtering or the like.
その後、フォトリソグラフィー法によりｎ１アモルファ
スシリコン膜４及び透明な導電性金属をパターンニング
し、ドレイン電極５、ソース電極６を形成する。Thereafter, the n1 amorphous silicon film 4 and the transparent conductive metal are patterned by photolithography to form a drain electrode 5 and a source electrode 6.
この時、同時にパターンニングによりアモルファスシリ
コン膜３、ｎ＋アモルファスシリコン膜４、ドレイン配
線５′が形成されドレイン配線部１１となる。At this time, an amorphous silicon film 3, an n+ amorphous silicon film 4, and a drain wiring 5' are simultaneously formed by patterning to form a drain wiring part 11.
次に、以上の様にして形成した薄膜トランジスタ、及び
ドレイン配線部ｌｌ上に同図ｆａ）に示す様に無機又は
有機の透明物質、例えばアクリル等の絶縁材料をプラズ
マＣＶＤ等により堆積し透明絶縁膜７を形成する。この
透明絶縁膜７はドレイン電極５と画素電極９との絶縁を
完全なものとする為、ドレイン電極５上で２０００〜３
０００人の厚さに堆、 −１０−
積させる。その後、フォトリソグラフィー法等によりソ
ース電極６上の一部にコンタクｌ−ボール８を形成する
。Next, an inorganic or organic transparent material, for example, an insulating material such as acrylic, is deposited on the thin film transistor formed in the above manner and on the drain wiring part 11 by plasma CVD, as shown in figure fa), to form a transparent insulating film. form 7. In order to completely insulate the drain electrode 5 and the pixel electrode 9, this transparent insulating film 7 has a thickness of 2,000 to 300 nm on the drain electrode 5.
000 people thick, -10- piled up. Thereafter, a contact l-ball 8 is formed on a portion of the source electrode 6 by photolithography or the like.
次に画素電極９となる透明導電材料をプラズマＣＶＤ法
等によりコンタクトホール８内および透明絶縁膜７上に
堆積する。Next, a transparent conductive material that will become the pixel electrode 9 is deposited in the contact hole 8 and on the transparent insulating film 7 by plasma CVD or the like.
その後、Ａβ、Ｃｒ等の金属材料をＣＶＤ法等により前
記透明導電材料（画素電極９）上に堆積し、堆積された
金属材料がコンタクトホール８上に形成された画素電極
９のみを覆う様にフォトリソグラフィー法によりパター
ンニングする。この結果、同図（ａｌに示す様にコンタ
クトホール８内の画素電極９はコンタクトメタル１０に
覆われ、例えばコンタクトボール８内に画素電極９とソ
ース電極６との接続不良が存在してもコンタクトメタル
１０によりこの接続不良箇所は修復される。Thereafter, a metal material such as Aβ or Cr is deposited on the transparent conductive material (pixel electrode 9) by CVD method or the like, and the deposited metal material covers only the pixel electrode 9 formed on the contact hole 8. Patterning is performed by photolithography. As a result, the pixel electrode 9 in the contact hole 8 is covered with the contact metal 10, as shown in FIG. The metal 10 repairs this defective connection.
次に、同図（ｂ）に示す様に画素電極９、コンタクトメ
タル１０上にネガレジスト１２を所定の厚さに形成する
。その後、同図に示す様にネガレジスト１２が形成され
た基板に光１３を基板の裏面より均一に照射し、現像処
理をする。Next, as shown in FIG. 2B, a negative resist 12 is formed to a predetermined thickness on the pixel electrode 9 and the contact metal 10. Thereafter, as shown in the figure, the substrate on which the negative resist 12 has been formed is uniformly irradiated with light 13 from the back surface of the substrate to perform a development process.
この光照射及び現像処理により、光が照射されたネガレ
ジスト１２は残り、光が照射されないネガレジスト１２
は除去される。したがって、この時除去されるネガレジ
スト１２はゲート電極ｌ、ドレイン配線５′等が不透明
材料である為に、ゲート電極１、ドレイン配線５′によ
って光が遮断され、これらの上部のネガレジスト１２は
除去される。したがって、ネガレジスト１２は第２図（
Ｃ）に示す様に光が照射された部分が残る。すなわち、
この処理によるネガレジスト１２の除去はゲート電極１
、ドレイン配線５′をいわばマスクとして用いるもので
ある。Through this light irradiation and development processing, the negative resist 12 irradiated with light remains, and the negative resist 12 that is not irradiated with light remains.
is removed. Therefore, since the gate electrode 1, drain wiring 5', etc. of the negative resist 12 to be removed at this time are made of opaque material, light is blocked by the gate electrode 1, drain wiring 5', and the negative resist 12 above these is removed. Therefore, the negative resist 12 is as shown in FIG.
As shown in C), the portion irradiated with light remains. That is,
This process removes the negative resist 12 from the gate electrode 1.
, the drain wiring 5' is used as a so-called mask.
次に、上述の様にして残ったネガレジスト１２上よりス
パッタリング法によりネガレジスト１２及びコンタクト
メタル１０に覆われていない部分の画素電極９をエツチ
ングする。その後、ネガレジスト１２を取除くことによ
って第２図（ｄ＋に示す様に必要な画素電極９のみをパ
ターンニングしたＴＦＴパネルが形成される。Next, the portion of the pixel electrode 9 not covered by the negative resist 12 and the contact metal 10 is etched by sputtering from the negative resist 12 remaining as described above. Thereafter, by removing the negative resist 12, a TFT panel is formed in which only the necessary pixel electrodes 9 are patterned, as shown in FIG. 2 (d+).
本実施例では第１図、第２図ｆａ）〜＋ｄ）に示された
ゲート電極１とコンタクトメタル１０上の画素電極９及
びドレイン配線５′上の画素電極９がエツチングされた
が、ＴＰＴパネルの行方向に多数本形成される図示しな
いゲート配線上の画素電極９も同様にエツチングされる
。In this example, the gate electrode 1, the pixel electrode 9 on the contact metal 10, and the pixel electrode 9 on the drain wiring 5' shown in FIGS. 1 and 2 fa) to +d) were etched, but the TPT panel Pixel electrodes 9 on gate wirings (not shown), which are formed in large numbers in the row direction, are also etched in the same way.
また、本実施例でコンタクトメタルを選択エツチングが
可能な膜として採用したのでネガレジスト及び画素電極
をエツチングする工程が容易に成し得るものである。Further, in this embodiment, the contact metal is used as a film that can be selectively etched, so that the process of etching the negative resist and the pixel electrode can be easily performed.
以上の様に、本実施例は不透明な導電材料で構成される
ゲート電極１、ドレイン配線５′をマスクとして使用し
、ネガレジスト１２が形成された基板に光を照射するこ
とによりパターンニングすべき画素電極に対応するネガ
レジスト１２を精度良く除去して、除去されたネガレジ
スト１２に対応する画素電極９をエツチングし、開口率
のすぐれたＴＰＴパネルを製造するものである。As described above, in this embodiment, the gate electrode 1 and the drain wiring 5' made of an opaque conductive material are used as masks, and patterning is performed by irradiating light onto the substrate on which the negative resist 12 is formed. The negative resist 12 corresponding to the pixel electrode is removed with high precision, and the pixel electrode 9 corresponding to the removed negative resist 12 is etched to manufacture a TPT panel with an excellent aperture ratio.
また、本実施例では、第２図（ａｌ〜＋ｄ＋に従ってＴ
ＰＴパネルの一部について述べたが、数万個の薄膜トラ
ンジスタ及び画素が形成されているＴＰＴパネル全体が
上述の製造工程により同時に形成されることは勿論であ
る。In addition, in this embodiment, according to FIG. 2 (al~+d+)
Although a part of the PT panel has been described, it goes without saying that the entire TPT panel, in which tens of thousands of thin film transistors and pixels are formed, is simultaneously formed by the above manufacturing process.
以上詳細に説明したように本発明によれば、ＴＰＴパネ
ルを構成する諸材料として、不透明な導電材料を採用し
、これらの材料自体をマスクとして使用する為、画素電
極のパターンニングに特別なフォトマスクを必要とせず
、ＴＰＴパネルを製造する時のマスクの枚数を減らすこ
とができる。As explained in detail above, according to the present invention, opaque conductive materials are used as the materials constituting the TPT panel, and these materials themselves are used as masks, so a special photo is used for patterning the pixel electrodes. No masks are required, and the number of masks when manufacturing TPT panels can be reduced.
また、画素電極のパターンニングの際高精度のエツチン
グができ、必要とする画素電極の形状に正確にパターン
ニングでき、開口率のすぐれたＴＰＴパネルを製造する
ことができる。Further, when patterning the pixel electrode, highly accurate etching can be performed, the pixel electrode can be accurately patterned into the required shape, and a TPT panel with an excellent aperture ratio can be manufactured.
第１図は本実施例の製造方法により形成されたＴＰＴパ
ネルの一部分の断面図、
第２図＋ａｌ〜Ｔｄｌは本実施例のＴＰＴパネルの製造
方法を示す工程図である。
１・・・ゲート電極、
２・・・ゲート絶縁膜、
３・・・アモルファスシリコン膜、
４・・・ｎ“アモルファスシリコン膜、５・・・ドレイ
ン電極、
６・・・ソース電極、
７・・・透明絶縁膜、
８・・・コンタクトホール、
９・・・画素電極、
１０・・・コンタクトメタル、
１１・・・ドレイン配線部、
１２・・・ネガレジスト。
特許出願人 カシオ計算機株式会社FIG. 1 is a cross-sectional view of a portion of a TPT panel formed by the manufacturing method of this embodiment, and FIG. 2 +al to Tdl are process diagrams showing the method of manufacturing the TPT panel of this embodiment. DESCRIPTION OF SYMBOLS 1... Gate electrode, 2... Gate insulating film, 3... Amorphous silicon film, 4... N' amorphous silicon film, 5... Drain electrode, 6... Source electrode, 7...・Transparent insulating film, 8... Contact hole, 9... Pixel electrode, 10... Contact metal, 11... Drain wiring part, 12... Negative resist. Patent applicant Casio Computer Co., Ltd.
Claims (1)
モルファス半導体とソース電極とドレイン電極とを順次
積層する第１の工程と、前記ゲート電極、ゲート絶縁膜
、アモルファス半導体、ソース電極、ドレイン電極を被
覆するよう透明絶縁膜を形成しこの透明な絶縁膜上に前
記ソース電極の一部と電気的に接続するよう画素電極を
形成し前記ソース電極上に形成された画素電極を覆う前
記画素電極と選択エッチングが可能な膜を形成する第２
の工程と、前記選択エッチングが可能な膜及び画素電極
上にネガレジストを形成し基板の裏面から光を照射し前
記ネガレジストの光の不透過部分を除去する第３の工程
と、この第３の工程によって該ネガレジストが除去され
露出した画素電極を除去する第４の工程とを具備するこ
とを特徴とする薄膜トランジスタパネルの製造方法。A first step of sequentially laminating a gate electrode, a gate insulating film, an amorphous semiconductor, a source electrode, and a drain electrode on a transparent insulating substrate; A transparent insulating film is formed to cover the pixel electrode, a pixel electrode is formed on the transparent insulating film to be electrically connected to a part of the source electrode, and the pixel electrode covers the pixel electrode formed on the source electrode. The second process forms a film that can be selectively etched.
a third step of forming a negative resist on the film that can be selectively etched and the pixel electrode and irradiating light from the back side of the substrate to remove a light-impermeable portion of the negative resist; and a fourth step of removing the pixel electrode exposed by the removal of the negative resist in step (1).
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7649388A JP2590360B2 (en) | 1988-03-31 | 1988-03-31 | Method of manufacturing thin film transistor panel |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7649388A JP2590360B2 (en) | 1988-03-31 | 1988-03-31 | Method of manufacturing thin film transistor panel |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01250929A true JPH01250929A (en) | 1989-10-05 |
| JP2590360B2 JP2590360B2 (en) | 1997-03-12 |
Family
ID=13606747
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7649388A Expired - Lifetime JP2590360B2 (en) | 1988-03-31 | 1988-03-31 | Method of manufacturing thin film transistor panel |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2590360B2 (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN106298810A (en) * | 2016-09-23 | 2017-01-04 | 上海天马微电子有限公司 | Manufacturing method of array base plate, array base palte, display floater and display device |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60112089A (en) * | 1983-11-22 | 1985-06-18 | 松下電器産業株式会社 | Image display unit and manufacture thereof |
| JPS6142961A (en) * | 1984-08-07 | 1986-03-01 | Matsushita Electric Ind Co Ltd | Thin film field effect transistor and manufacture thereof |
| JPS62257130A (en) * | 1986-04-30 | 1987-11-09 | Sharp Corp | Liquid crystal display device |
-
1988
- 1988-03-31 JP JP7649388A patent/JP2590360B2/en not_active Expired - Lifetime
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| Publication number | Priority date | Publication date | Assignee | Title |
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| JPS60112089A (en) * | 1983-11-22 | 1985-06-18 | 松下電器産業株式会社 | Image display unit and manufacture thereof |
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| CN106298810A (en) * | 2016-09-23 | 2017-01-04 | 上海天马微电子有限公司 | Manufacturing method of array base plate, array base palte, display floater and display device |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2590360B2 (en) | 1997-03-12 |
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