JP2629743B2 - Method for manufacturing thin film transistor - Google Patents
Method for manufacturing thin film transistorInfo
- Publication number
- JP2629743B2 JP2629743B2 JP25417787A JP25417787A JP2629743B2 JP 2629743 B2 JP2629743 B2 JP 2629743B2 JP 25417787 A JP25417787 A JP 25417787A JP 25417787 A JP25417787 A JP 25417787A JP 2629743 B2 JP2629743 B2 JP 2629743B2
- Authority
- JP
- Japan
- Prior art keywords
- film
- insulating film
- metal film
- electrode
- light
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
- 238000000034 method Methods 0.000 title claims description 10
- 238000004519 manufacturing process Methods 0.000 title description 15
- 239000010409 thin film Substances 0.000 title description 3
- 229910052751 metal Inorganic materials 0.000 claims description 40
- 239000002184 metal Substances 0.000 claims description 40
- 230000001681 protective effect Effects 0.000 claims description 20
- 239000004065 semiconductor Substances 0.000 claims description 14
- 238000000059 patterning Methods 0.000 claims description 12
- 239000000758 substrate Substances 0.000 claims description 9
- 230000015572 biosynthetic process Effects 0.000 claims description 2
- 239000010408 film Substances 0.000 description 92
- 238000000206 photolithography Methods 0.000 description 18
- 238000005530 etching Methods 0.000 description 6
- VYZAMTAEIAYCRO-UHFFFAOYSA-N Chromium Chemical compound [Cr] VYZAMTAEIAYCRO-UHFFFAOYSA-N 0.000 description 5
- 229910052804 chromium Inorganic materials 0.000 description 5
- 239000011651 chromium Substances 0.000 description 5
- 238000010586 diagram Methods 0.000 description 5
- PXHVJJICTQNCMI-UHFFFAOYSA-N Nickel Chemical compound [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 description 4
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 3
- 229910052802 copper Inorganic materials 0.000 description 3
- 239000010949 copper Substances 0.000 description 3
- 238000000151 deposition Methods 0.000 description 3
- 239000011159 matrix material Substances 0.000 description 3
- 229910052581 Si3N4 Inorganic materials 0.000 description 2
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 2
- 229910021417 amorphous silicon Inorganic materials 0.000 description 2
- 239000011521 glass Substances 0.000 description 2
- 229910052759 nickel Inorganic materials 0.000 description 2
- 229920002120 photoresistant polymer Polymers 0.000 description 2
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 2
- 229910052814 silicon oxide Inorganic materials 0.000 description 2
- 238000004544 sputter deposition Methods 0.000 description 2
- 239000002131 composite material Substances 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 229910052738 indium Inorganic materials 0.000 description 1
- APFVFJFRJDLVQX-UHFFFAOYSA-N indium atom Chemical compound [In] APFVFJFRJDLVQX-UHFFFAOYSA-N 0.000 description 1
- 239000004973 liquid crystal related substance Substances 0.000 description 1
- 238000001459 lithography Methods 0.000 description 1
- 230000007257 malfunction Effects 0.000 description 1
- 230000005693 optoelectronics Effects 0.000 description 1
- 238000005476 soldering Methods 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
Description
【発明の詳細な説明】 〔発明の技術分野〕 本発明は、アクティブマトリクスディスプレイにスイ
ッチング素子として使用される薄膜トランジスタ（以
下、TFTと称す）の製造方法に関する。Description: TECHNICAL FIELD The present invention relates to a method for manufacturing a thin film transistor (hereinafter, referred to as TFT) used as a switching element in an active matrix display.
アクティブマトリクスディスプレイは、一般に、透明
な画素電極およびTFT等の配列形成された基板（以下、T
FTパネルと称す）と、これに対向する共通の透明電極の
設けられた対向基板との間に、液晶等の電気光学効果を
有する物質を封入することによって構成されている。An active matrix display generally includes a substrate (hereinafter, referred to as a TFT) having an array of transparent pixel electrodes and TFTs.
FT panel) and a counter substrate provided with a common transparent electrode facing the FT panel, and a substance having an electro-optical effect such as liquid crystal is sealed.
上記TFTパネルの平面構成を第３図に示す。同図にお
いて、TFTパネル１は、透明な絶縁性の基板２上に、複
数の透明な画素電極３と、これら画素電極３のそれぞれ
にスイッチング素子として接続されたTFT4とが、マトリ
クス状に配列されている。更に、基板２上には、画素電
極３のそれぞれの間を走査ライン（ゲートライン）５お
よびデータライン（ドレインライン）６が交差して走っ
ており、走査ライン５には各行毎に並んだTFT4のゲート
電極が接続され、データライン６には各列毎に並んだTF
T4のドレイン電極が接続されている。また、走査ライン
５およびデータライン６の端部には、それぞれ走査端子
７およびデータ端子８が設けられている。FIG. 3 shows a plan configuration of the TFT panel. In FIG. 1, a TFT panel 1 has a plurality of transparent pixel electrodes 3 and TFTs 4 connected as switching elements to each of the pixel electrodes 3 arranged in a matrix on a transparent insulating substrate 2. ing. Further, on the substrate 2, a scanning line (gate line) 5 and a data line (drain line) 6 cross each other between the pixel electrodes 3, and the scanning line 5 includes TFTs 4 arranged in each row. Are connected, and the data line 6 has TFs arranged in each column.
The drain electrode of T4 is connected. Further, a scanning terminal 7 and a data terminal 8 are provided at ends of the scanning line 5 and the data line 6, respectively.
次に、上記構成からなるTFTパネル１に使用されるTFT
4の従来の製造方法について、第４図に基づき説明す
る。なお同図は、第３図のＡ−Ａ断面に沿った製造工程
図である。Next, the TFT used for the TFT panel 1 having the above configuration
The fourth conventional manufacturing method will be described with reference to FIG. FIG. 3 is a manufacturing process diagram along the AA cross section of FIG.
まず第４図（ａ）に示すように、ガラス等の透明な絶
縁性の基板２上に、クロム等からなるゲート電極９（お
よび第３図に示した走査ライン５）をパターン形成し、
その上をチッ化シリコン等のゲート絶縁膜10で覆う。更
に、ゲート絶縁膜10上であって、ゲート電極９の上方
に、アモルファスシリコン等からなる半導体膜11をパタ
ーン形成する。続いて、第４図（ｂ）に示すようにゲー
ト絶縁膜10上の半導体膜11に近接させて、ITO〔Indium
（In）‐Tin（Sn）‐Oxide〕等の透明導電膜からなる画
素電極３をパターン形成する。次に、第４図（ｃ）に示
すように、ゲート電極９の一端部上方であって半導体膜
11上に、クロム等からなるドレイン電極12をパターン形
成し（および、第３図に示したデータライン６も同時に
パターン形成し）、これと同時に、ゲート電極９の他端
部上方であって半導体膜11上から画素電極３上にかけ
て、クロム等からなるソース電極13もパターン形成す
る。その後、上記半導体膜11並びにドレインおよびソー
ス電極12、13を含むトランジスタ領域上を、酸化シリコ
ン等からなるチャンネル保護用の保護絶縁膜14で覆う。First, as shown in FIG. 4A, a gate electrode 9 made of chromium or the like (and the scanning line 5 shown in FIG. 3) is pattern-formed on a transparent insulating substrate 2 such as glass.
It is covered with a gate insulating film 10 such as silicon nitride. Further, a semiconductor film 11 made of amorphous silicon or the like is patterned on the gate insulating film 10 and above the gate electrode 9. Subsequently, as shown in FIG. 4 (b), the ITO [Indium]
The pixel electrode 3 made of a transparent conductive film such as (In) -Tin (Sn) -Oxide] is patterned. Next, as shown in FIG. 4C, the semiconductor film is located above one end of the gate electrode 9.
A drain electrode 12 made of chromium or the like is patterned on 11 (and the data line 6 shown in FIG. 3 is also patterned at the same time). The source electrode 13 made of chromium or the like is also patterned from the film 11 to the pixel electrode 3. Thereafter, the semiconductor film 11 and the transistor region including the drain and source electrodes 12 and 13 are covered with a protective insulating film 14 made of silicon oxide or the like for channel protection.
上述した従来の製造方法では、画素電極３、ドレイン
およびソース電極12、13並びに保護絶縁膜14の３層を形
成するのに、そのパターニングのための複雑なフォトリ
ソグラフィ工程をそれぞれ独立して行わなければなら
ず、これに伴って露光時のフォトマスクを最低でも３枚
必要としていた。このようにフォトリソグラフィ工程が
多い（すなわち、フォトマスクの使用枚数が多い）と、
製造工程が複雑になって、高い歩留りが得られないとい
う問題点があった。In the above-described conventional manufacturing method, complicated photolithography processes for patterning the pixel electrode 3, the drain and source electrodes 12, 13 and the protective insulating film 14 must be independently performed to form the three layers. Accordingly, at least three photomasks are required at the time of exposure. If there are many photolithography steps (that is, the number of photomasks used is large),
There is a problem that the manufacturing process becomes complicated and a high yield cannot be obtained.
本発明は、上記従来の問題点に鑑み、フォトリソグラ
フィ工程を減少させて高歩留りを実現できる薄膜トラン
ジスタ（TFT）の製造方法を提供することを目的とす
る。An object of the present invention is to provide a method of manufacturing a thin film transistor (TFT) capable of realizing a high yield by reducing a photolithography process in view of the above conventional problems.
〔発明の要点〕 本発明は上記目的を達成するため、ゲート電極、ゲー
ト絶縁膜および半導体膜が順次形成された透明な絶縁性
の基板上に、画素電極用の透明導電膜と、ソース電極お
よびドレイン電極用の金属膜とを順次堆積させる第１の
工程と、画素電極、ソース電極およびドレイン電極の形
成領域を残して、前記透明導電膜および前記金属膜を同
時にパターニングする第２の工程と、前記金属膜、前記
第２の工程により露出したゲート絶縁膜および半導体膜
上に絶縁膜を被着し、トランジスタの形成領域を覆う形
状にパターニングして保護絶縁膜を形成する第３の工程
と、前記保護絶縁膜上に遮光膜を被着し、この遮光膜
を、ソース電極とドレイン電極間の半導体膜を覆う形状
にパターニングすると共に、この遮光膜をパターニング
する工程と同一の工程により前記保護絶縁膜をマスクと
して、前記透明導電膜上の金属膜を除去する第４の工程
とを備えることを特徴とするものである。[Gist of the Invention] To achieve the above object, the present invention provides, on a transparent insulating substrate on which a gate electrode, a gate insulating film and a semiconductor film are sequentially formed, a transparent conductive film for a pixel electrode, a source electrode and A first step of sequentially depositing a metal film for a drain electrode, and a second step of simultaneously patterning the transparent conductive film and the metal film while leaving a formation region for a pixel electrode, a source electrode, and a drain electrode; A third step of depositing an insulating film on the metal film, the gate insulating film and the semiconductor film exposed in the second step, and patterning the insulating film over a region where a transistor is to be formed to form a protective insulating film; A light-shielding film is deposited on the protective insulating film, and the light-shielding film is patterned into a shape covering the semiconductor film between the source electrode and the drain electrode, and the light-shielding film is patterned. And a fourth step of removing the metal film on the transparent conductive film using the protective insulating film as a mask by the same steps as described above.
以下、本発明の実施例について、図面を参照しながら
説明する。Hereinafter, embodiments of the present invention will be described with reference to the drawings.
第１図は、本発明の一実施例を示す製造工程図であ
る。FIG. 1 is a manufacturing process diagram showing one embodiment of the present invention.
まず第１図（ａ）に示すように、ガラス等の透明な絶
縁性の基板２上に、クロム等からなるゲート電極９（お
よび第３図に示した走査ライン５）をパターン形成し
て、その上をチッ化シリコン等のゲート絶縁膜10で覆
う。さらに、その上面であってゲート電極９の上方に、
アモルファスシリコン等からなる半導体膜11をパターン
形成する。ここまでの工程は、第４図（ａ）に示した従
来の工程と同じである。First, as shown in FIG. 1A, a gate electrode 9 made of chromium or the like (and the scanning line 5 shown in FIG. 3) is pattern-formed on a transparent insulating substrate 2 such as glass. It is covered with a gate insulating film 10 such as silicon nitride. Further, on the upper surface and above the gate electrode 9,
A semiconductor film 11 made of amorphous silicon or the like is patterned. The steps so far are the same as the conventional steps shown in FIG.
その後、第１図（ｂ）に示すように、半導体膜11上を
含むゲート絶縁膜10上に、画素電極となるITO等の透明
導電膜21と、ソースおよびドレイン電極（および第３図
に示したデータライン６）となるクロム等の金属膜22を
スパッタリング法等を用いて順次堆積させる。すなわ
ち、透明導電膜21および金属膜22の２層膜を生成する。
続いて、同じく第１図（ｂ）に示すように、画素電極、
ソース電極およびドレイン電極（およびデータライン）
の形成領域を残して、上記透明導電膜21および金属膜22
の２層膜をフォトリソグラフィ法で同時にパターニング
する。この際のフォトリソグラフィ法には、上記各電極
およびデータラインの合成パターンを有する１枚のフォ
トマスクを使用する。Thereafter, as shown in FIG. 1B, on the gate insulating film 10 including the semiconductor film 11, a transparent conductive film 21 such as ITO serving as a pixel electrode, and source and drain electrodes (and as shown in FIG. 3). A metal film 22 of chromium or the like to become the data line 6) is sequentially deposited by using a sputtering method or the like. That is, a two-layer film of the transparent conductive film 21 and the metal film 22 is generated.
Subsequently, as shown in FIG.
Source and drain electrodes (and data lines)
The transparent conductive film 21 and the metal film 22
Are simultaneously patterned by photolithography. In the photolithography method at this time, one photomask having a composite pattern of the above-described electrodes and data lines is used.
次に、第１図（ｃ）に示すように、酸化シリコン等か
らなるチャネル保護用の保護絶縁膜23を全面に堆積さ
せ、その半導体膜11上およびその上の２層膜（透明導電
膜21および金属膜22）上を残して、保護絶縁膜23をフォ
トリソグラフィ法でパターニングする。すなわち、トラ
ンジスタ領域上を保護絶縁膜23で覆う。この際のフォト
リソグラフィ法にも、１枚のフォトマスクを使用する。Next, as shown in FIG. 1C, a protective insulating film 23 made of silicon oxide or the like for channel protection is deposited on the entire surface, and a two-layer film (the transparent conductive film 21) is formed on the semiconductor film 11 and on the semiconductor film 11. Then, the protective insulating film 23 is patterned by photolithography while leaving the metal film 22). That is, the transistor region is covered with the protective insulating film 23. In this case, one photomask is also used in the photolithography method.
そして最後に、第１図（ｄ）に示すように、上記保護
絶縁膜23をマスクとしてエッチングを施すことにより、
保護絶縁膜23によって覆われていない透明導電膜21上の
金属膜22を除去する。なおこの際、保護絶縁膜23の上記
パターニングに用いたフォトレジスト（不図示）を除去
せずにそのまま保護絶縁膜23上に残存させておき、この
フォトレジストを上記エッチング時のマスクとして用い
てもよい。以上の工程により、透明導電膜21からなる画
素電極24と、透明導電膜21および金属膜22の２層膜から
なるドレインおよびソース電極25、26が得られる。Finally, as shown in FIG. 1 (d), by etching using the protective insulating film 23 as a mask,
The metal film 22 on the transparent conductive film 21 that is not covered with the protective insulating film 23 is removed. At this time, the photoresist (not shown) used for the patterning of the protective insulating film 23 may be left on the protective insulating film 23 without being removed, and the photoresist may be used as a mask at the time of the etching. Good. Through the above steps, the pixel electrode 24 made of the transparent conductive film 21 and the drain and source electrodes 25 and 26 made of the two-layered film of the transparent conductive film 21 and the metal film 22 are obtained.
本実施例によれば、第１図（ｂ）に示した透明導電膜
21および金属膜22の同時パターニングと、第１図（ｃ）
に示した保護絶縁膜23のパーニングとにおいて、それぞ
れ別々のフォトリソグラフィ工程を必要とし、第１図
（ｄ）に示した金属膜22のエッチングには保護絶縁膜23
をマスクとして用いたことによりフォトリソグラフィ工
程を必要としない。すなわち、画素電極24、ドレインお
よびソース電極25、26並びに保護絶縁膜23の３層を形成
するのに、フォトリソグラフィ工程をたった２回しか必
要とせず、これに伴い露光時のフォトマスクも２枚しか
必要としない。従って、第４図に示した従来の製造方法
と比べてフォトリソグラフィ工程が１回減少（すなわ
ち、フォトマスクの使用枚数が１枚減少）することにな
るため、製造工程が簡単になり、よって非常に高い歩留
りを得ることができる。According to the present embodiment, the transparent conductive film shown in FIG.
Simultaneous patterning of 21 and metal film 22, and FIG. 1 (c)
1 and 2 requires separate photolithography steps, and the etching of the metal film 22 shown in FIG.
No photolithography step is required by using as a mask. That is, only two photolithography steps are required to form the three layers of the pixel electrode 24, the drain and source electrodes 25 and 26, and the protective insulating film 23, and accordingly, two photomasks are used for exposure. Only need. Therefore, the number of photolithography steps is reduced by one (that is, the number of photomasks to be used is reduced by one) as compared with the conventional manufacturing method shown in FIG. A high yield can be obtained.
次に、本発明の第２の実施例の主要な工程を第２図に
示す。本実施例は、トランジスタ領域上に更に遮光用金
属膜を形成する工程を加えたものである。この遮光用金
属膜は、外部光によるトランジスタの誤動作を防止する
ためのものである。Next, main steps of the second embodiment of the present invention are shown in FIG. In this embodiment, a step of further forming a light-shielding metal film on the transistor region is added. This light-shielding metal film is for preventing malfunction of the transistor due to external light.
まず、前述した第１図（ａ）〜（ｃ）の工程を行った
後、その全面に、第２図（ａ）に示すように遮光用金属
膜27をスパッタリング法等で被着する。この遮光用金属
膜27としては、ソースおよびドレイン電極用の金属膜22
と同一金属（例えば銅等）、もしくは同一エッチング液
でエッチング可能な金属を用いる。First, after performing the above-described steps of FIGS. 1A to 1C, a light-shielding metal film 27 is deposited on the entire surface by a sputtering method or the like as shown in FIG. 2A. As the light shielding metal film 27, the metal film 22 for source and drain electrodes is used.
And the same metal (for example, copper) or a metal that can be etched with the same etchant.
そして続いて、上記遮光用金属膜27をフォトリソグラ
フィ法でパターニングする。すなわち、第２図（ａ）に
示すように、遮光用金属膜27のトランジスタ領域上にレ
ジスト28をパターン形成し、このレジスト28をマスクと
して遮光用金属膜27にエッチングを施す。このことによ
り、第２図（ｂ）に示すようにレジスト28によって覆わ
れていない遮光用金属膜27が除去され、これと同時に、
その下の金属膜22も除去される。この金属膜22のエッチ
ングの際は、第１図（ｄ）に示したと同じく、保護絶縁
膜23がマスクとなり、これによって覆われていない金属
膜22が透明導電膜21上から除去される。以上の工程によ
り、トランジスタ領域上に更に遮光用金属膜27を形成す
ることができる。Subsequently, the light shielding metal film 27 is patterned by a photolithography method. That is, as shown in FIG. 2A, a resist 28 is formed in a pattern on the transistor region of the light shielding metal film 27, and the light shielding metal film 27 is etched using the resist 28 as a mask. As a result, as shown in FIG. 2B, the light-shielding metal film 27 not covered with the resist 28 is removed, and at the same time,
The metal film 22 thereunder is also removed. When the metal film 22 is etched, the protective insulating film 23 serves as a mask, and the metal film 22 not covered by the mask is removed from the transparent conductive film 21 as shown in FIG. 1D. Through the above steps, the light-shielding metal film 27 can be further formed on the transistor region.
本実施例においては、画素電極24、ドレインおよびソ
ース電極25、26、保護絶縁膜23並びに遮光用金属膜27の
４層を形成するのに、フォトリソグラフィ工程を３回し
か必要とせず、よってフォトマスクも３枚だけで済む。
従来ならば、第４図に示した３回のフォトリゾクラフィ
工程の他に、遮光用金属膜のパターニングのための少く
とも１回のフォトリソグラフィ工程が必要であり、合計
で最低４回のフォトリリソグラフィ工程を実行しなけれ
ばならい。しかも、本実施例では、遮光用金属膜27のパ
ターニング時のエッチング工程が、金属膜21のエッチン
グ工程と兼用されている。従って本実施例では、フォト
リソグラフィ工程を少なくとも１回減少させることがで
きるばかりでなく、２つの金属膜エッチング工程も兼用
できることから、製造工程が簡単になり、よって、高歩
留りが期待できる。In this embodiment, only three photolithography steps are required to form the four layers of the pixel electrode 24, the drain and source electrodes 25 and 26, the protective insulating film 23, and the light-shielding metal film 27. Only three masks are required.
Conventionally, in addition to the three photolithography steps shown in FIG. 4, at least one photolithography step for patterning the light-shielding metal film is required, and a total of at least four photolithography steps are required. A lithography step must be performed. Moreover, in the present embodiment, the etching step at the time of patterning the light shielding metal film 27 is also used as the etching step of the metal film 21. Therefore, in this embodiment, not only the number of photolithography steps can be reduced at least once, but also two metal film etching steps can be used, so that the manufacturing process is simplified, and a high yield can be expected.
また、本実施例では、保護膜23のパターニング工程が
遮光用金属膜27の堆積工程よりも先に行われるので、第
３図に示したようなTFTパネル１から取り出す端子（走
査端子７およびデータ端子８）のすべての表面を上記遮
光用金属膜（例えばニッケル、銅）に統一することがで
きる。このように端子の表面を、ニッケル又は銅によっ
て被覆すれば、上記端子への半田付け等が容易になるた
め、TFTパネル１の組立ておよび接続技術の負荷を低減
させることもできる。In the present embodiment, since the patterning step of the protective film 23 is performed before the step of depositing the light shielding metal film 27, the terminal (the scanning terminal 7 and the data terminal) taken out from the TFT panel 1 as shown in FIG. The entire surface of the terminal 8) can be unified with the above-mentioned light-shielding metal film (eg, nickel, copper). If the surface of the terminal is coated with nickel or copper as described above, soldering or the like to the terminal is facilitated, so that the load on the assembly and connection technique of the TFT panel 1 can be reduced.
以上説明したように、本発明によれば、フォトリソグ
ラフィ工程の回数を減少でき、これに伴いフォトマスク
の使用枚数をも減少できるので、製造工程が非常に簡単
化され、よって高い歩留りを得ることができる。As described above, according to the present invention, the number of photolithography steps can be reduced, and the number of photomasks to be used can be reduced accordingly, so that the manufacturing process is greatly simplified, and thus a high yield can be obtained. Can be.
第１図（ａ）〜（ｄ）は本発明の一実施例を示す製造工
程図、 第２図（ａ）および（ｂ）は本発明の他の実施例の主要
な工程を示す製造工程図、 第３図は一般的なTFTパネルの平面構成図、 第４図（ａ）〜（ｄ）はTFTの従来の製造方法を示す製
造工程図である。 ２……基板、９……ゲート電極、10……ゲート絶縁膜、
11……半導体膜、21……透明導電膜、22……金属膜、23
……保護絶縁膜、24……画素電極、25……ドレイン電
極、26……ソース電極、27……遮光用金属膜。1 (a) to 1 (d) are manufacturing process diagrams showing one embodiment of the present invention, and FIGS. 2 (a) and 2 (b) are manufacturing process diagrams showing main processes of another embodiment of the present invention. FIG. 3 is a plan view of a general TFT panel, and FIGS. 4 (a) to 4 (d) are manufacturing process diagrams showing a conventional TFT manufacturing method. 2 ... substrate, 9 ... gate electrode, 10 ... gate insulating film,
11 ... Semiconductor film, 21 ... Transparent conductive film, 22 ... Metal film, 23
... Protective insulating film, 24 ... Pixel electrode, 25 ... Drain electrode, 26 ... Source electrode, 27 ... Metal film for light shielding.
Claims (1)
が順次形成された透明な絶縁性の基板上に、画素電極用
の透明導電膜と、ソース電極およびドレイン電極用の金
属膜とを順次堆積させる第１の工程と、 画素電極、ソース電極およびドレイン電極の形成領域を
残して、前記透明導電膜および前記金属膜を同時にパタ
ーニングする第２の工程と、 前記金属膜、前記第２の工程により露出したゲート絶縁
膜および半導体膜上に絶縁膜を被着し、トランジスタの
形成領域を覆う形状にパターニングして保護絶縁膜を形
成する第３の工程と、 前記保護絶縁膜上に遮光膜を被着し、この遮光膜を、ソ
ース電極とドレイン電極間の半導体膜を覆う形状にパタ
ーニングすると共に、この遮光膜をパターニングする工
程と同一の工程により前記保護絶縁膜をマスクとして、
前記透明導電膜上の金属膜を除去する第４の工程とを備
えることを特徴とする薄膜トランジスタの製造方法。1. A transparent conductive film for a pixel electrode and a metal film for a source electrode and a drain electrode are sequentially deposited on a transparent insulating substrate on which a gate electrode, a gate insulating film and a semiconductor film are sequentially formed. A second step of simultaneously patterning the transparent conductive film and the metal film except for a region where a pixel electrode, a source electrode and a drain electrode are formed; and a second step of patterning the metal film and the second step. A third step of forming an insulating film on the exposed gate insulating film and the semiconductor film and patterning the insulating film over the transistor formation region to form a protective insulating film; and forming a light-shielding film on the protective insulating film. The light-shielding film is patterned into a shape covering the semiconductor film between the source electrode and the drain electrode, and the protective insulating film is formed by the same process as that for patterning the light-shielding film. As a mask,
And a fourth step of removing the metal film on the transparent conductive film.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25417787A JP2629743B2 (en) | 1987-10-08 | 1987-10-08 | Method for manufacturing thin film transistor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25417787A JP2629743B2 (en) | 1987-10-08 | 1987-10-08 | Method for manufacturing thin film transistor |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0195560A JPH0195560A (en) | 1989-04-13 |
| JP2629743B2 true JP2629743B2 (en) | 1997-07-16 |
Family
ID=17261300
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP25417787A Expired - Lifetime JP2629743B2 (en) | 1987-10-08 | 1987-10-08 | Method for manufacturing thin film transistor |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2629743B2 (en) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100202236B1 (en) * | 1996-04-09 | 1999-07-01 | 구자홍 | Active matrix panel and its making method |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63215078A (en) * | 1987-03-04 | 1988-09-07 | Nippon Sheet Glass Co Ltd | Manufacture of thin film transistor |
-
1987
- 1987-10-08 JP JP25417787A patent/JP2629743B2/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0195560A (en) | 1989-04-13 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2771820B2 (en) | Active matrix panel and manufacturing method thereof | |
| US5926235A (en) | Active matrix liquid crystal display and method of making | |
| JP4607418B2 (en) | Array substrate for liquid crystal display device and manufacturing method thereof | |
| JP4801828B2 (en) | Method for manufacturing thin film transistor substrate for liquid crystal display device | |
| US20070152224A1 (en) | Method for manufacturing a thin film transistor array panel for a liquid crystal display and a photolithography method for fabricating thin films | |
| JPH11133455A (en) | Production of liquid crystal display device | |
| JP2002303877A (en) | Array substrate for liquid crystal display device and method for manufacturing it | |
| JP2003517641A (en) | Method for manufacturing active matrix device | |
| KR100543042B1 (en) | a manufacturing method of a thin film transistor panel for liquid crystal displays | |
| KR100312757B1 (en) | A manuraturing method of thin film transistor and a photolithography method of thin films | |
| KR100560969B1 (en) | Manufacturing method of optical mask for liquid crystal display device | |
| KR100601168B1 (en) | Thin film transistor substrate and manufacturing method thereof | |
| JP2629743B2 (en) | Method for manufacturing thin film transistor | |
| JPS62286271A (en) | Manufacture of thin-film transistor substrate | |
| JPH02170135A (en) | Thin-film field effect type transistor element array | |
| KR100508034B1 (en) | Photolithographic etching method of thin film and manufacturing method of thin film transistor substrate for liquid crystal display device using same | |
| JP2893924B2 (en) | Method of manufacturing thin film transistor matrix and display device | |
| KR100243913B1 (en) | Liquid crystal display and its fabrication method | |
| JP2568654B2 (en) | Active matrix substrate | |
| JPS6377150A (en) | Manufacture of tft matrix | |
| JP2590360B2 (en) | Method of manufacturing thin film transistor panel | |
| JPH0627981B2 (en) | Display electrode array for active matrix type display device and manufacturing method thereof | |
| KR100601167B1 (en) | Photolithographic etching method of a thin film and manufacturing methods of a thin film transistor array panel for a liquid crystal display using the same | |
| JPS6315283A (en) | Formation of thin film transistor matrix | |
| JPH02273935A (en) | Manufacture of thin film transistor |