JP2846681B2 - Method of manufacturing thin-film transistor array for active matrix display device - Google Patents

Method of manufacturing thin-film transistor array for active matrix display device

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Description

【発明の詳細な説明】 (イ)産業上の利用分野 本発明はアクティブマトリクス表示装置の薄膜トラン
ジスタアレーの製造方法に関する。
The present invention relates to a method for manufacturing a thin film transistor array of an active matrix display device.

(ロ)従来の技術 近年、マトリクス配置された多数の画素単位の表示電
極毎にスイッチングトランジスタとして働く薄膜トラン
ジスタ(以下TFTと称する)を結合し、このTFTを駆動回
路としたアクティブマトリクス表示装置が開発されてい
る。この装置は各表示電極にTFTを介して画素情報を供
給し、この画素情報に応じた電界、電流、または電力に
よって、表示電極上に装備された液晶層、EL層あるいは
EC層に光学的変化を与え、可視表示を可能とするもので
ある[特公昭62−6674号公報]。
(B) Conventional technology In recent years, an active matrix display device has been developed in which a thin film transistor (hereinafter, referred to as a TFT) that functions as a switching transistor is coupled to each of a large number of display electrodes in a matrix arranged in a matrix, and the TFT is used as a drive circuit. ing. This device supplies pixel information to each display electrode via a TFT, and applies an electric field, current, or power according to the pixel information to a liquid crystal layer, an EL layer, or the like provided on the display electrode.
An optical change is given to the EC layer to enable a visible display [Japanese Patent Publication No. Sho 62-6674].

特に、現在ではポケッタブルTV用ディスプレイとし
て、上述の液晶層を用いたアクティブマトリクス型液晶
表示装置が注目を集めている。
In particular, an active matrix type liquid crystal display device using the above-described liquid crystal layer has recently attracted attention as a pocketable TV display.

第5図(a)に従来のアクティブマトリクス型液晶表
示装置に於けるTFTアレーの画素単位の平面図を示し、
同図(b)にTFT位置のA−A線断面図を示す。
FIG. 5 (a) is a plan view of a pixel unit of a TFT array in a conventional active matrix type liquid crystal display device.
FIG. 4B is a sectional view taken along line AA of the TFT position.

これらの同図のTFTは、液晶セルの一方の絶縁基板1
上に形成され、ゲートライン20の一部をなすゲート電極
2、基板全面に設けられたゲート絶縁膜3、局在した半
導体膜4、該半導体膜4のソース並びにドレイン位置の
夫々にオーミックコンタクトを構成する不純物半導体膜
5,5、ソース電極7並びにドレイン電極8の積層体から
なる所謂逆スタガータイプをなし、このソース電極7に
画素単位の表示電極6が結合されている。
These TFTs in the same figure correspond to one insulating substrate 1 of the liquid crystal cell.
An ohmic contact is formed on each of the gate electrode 2 formed above and forming a part of the gate line 20, the gate insulating film 3 provided on the entire surface of the substrate, the localized semiconductor film 4, and the source and drain positions of the semiconductor film 4. Constituent impurity semiconductor film
5, 5, a so-called inverted staggered type comprising a laminate of a source electrode 7 and a drain electrode 8, and a display electrode 6 for each pixel is coupled to the source electrode 7.

このような従来のアクティブマトリクス表示装置のTF
Tアレーの製造方法を工程順に以下に概説する。
TF of such a conventional active matrix display device
The manufacturing method of the T array will be outlined below in the order of steps.

(1).絶縁基板1上に配線用金属膜を成膜しフォトマ
スク及びフォトレジストを用いてゲート電極2を備える
ゲートライン20を形成する工程。
(1). A step of forming a wiring metal film on the insulating substrate 1 and forming a gate line 20 including the gate electrode 2 using a photomask and a photoresist.

(2).P−CVD装置等を用いて、ゲート絶縁膜3、非単
結晶の半導体膜4、非単結晶の不純物半導体膜5を順次
成膜する工程。
(2) A step of sequentially forming a gate insulating film 3, a non-single-crystal semiconductor film 4, and a non-single-crystal impurity semiconductor film 5 using a P-CVD apparatus or the like.

(3).フォトマスク及びフォトレジストを用いて上記
半導体膜4と不純物半導体膜5のエッチングを行う工
程。
(3). A step of etching the semiconductor film 4 and the impurity semiconductor film 5 using a photomask and a photoresist.

(4).透明導電膜を成膜しフォトマスク及びフォトレ
ジストを用いて表示電極6を形成する工程。
(4). A step of forming a transparent conductive film and forming the display electrode 6 using a photomask and a photoresist.

(5).配線用金属膜の成膜を行い、フォトマスク及び
フォトレジストを用いてソース電極7、並びにドレイン
電極8を備えるドレインライン80を形成する工程。
(5). A step of forming a wiring metal film and forming a drain line 80 including a source electrode 7 and a drain electrode 8 using a photomask and a photoresist.

(6).上記両電極7、8間のチャンネル位置の上記不
純物半導体膜5をエッチングする工程。
(6). A step of etching the impurity semiconductor film 5 at a channel position between the electrodes 7 and 8;

(ハ)発明が解決しようとする課題 上述の如きアクティブマトリクス表示装置のTFTアレ
ーの製造方法によれば、TFTのパターンの加工精度はフ
ォトマスクと露光装置の能力で決まる。
(C) Problems to be Solved by the Invention According to the method of manufacturing the TFT array of the active matrix display device as described above, the processing accuracy of the TFT pattern is determined by the capabilities of the photomask and the exposure device.

一般的に現在のフォトマスクのピッチ誤差は±1μ
m、露光装置のアライメント誤差は±1μmであるの
で、上述の従来の製造方法によれば、±2μmのすなわ
ち0〜4μmのパターン位置のシフトが発生し、この位
置シフトを見込んだ余裕のあるパターン設計が必要であ
った。そのため、画素寸法が30μm〜50μm角程度の高
画素集積の例えば、ハイビジョン対応の超高精細液晶表
示装置の如き表示装置を作製する場合には画素占有面積
率が大幅に低下するという不都合が生じていた。即ち、
画素占有面積が低下するという事は、表示画面が全体と
して暗くなり、表示品位が低下する欠点を招くことにな
る。
Generally, pitch error of current photomask is ± 1μ
m, since the alignment error of the exposure apparatus is ± 1 μm, according to the above-described conventional manufacturing method, a pattern position shift of ± 2 μm, that is, 0 to 4 μm occurs. Design needed. For this reason, when a display device such as an ultra-high-definition liquid crystal display device compatible with high-definition, for example, a high-pixel integrated pixel having a pixel size of about 30 μm to 50 μm square is manufactured, there is a disadvantage that the pixel occupation area ratio is significantly reduced. Was. That is,
Decreasing the pixel occupied area leads to a defect that the display screen is darkened as a whole and the display quality is reduced.

(ニ)課題を解決するための手段 本発明のアクティブマトリクス表示装置のTFFTの製造
方法は、透光性基板上に不透明金属からなる複数本のゲ
ート配線を形成し、透光性のゲート絶縁膜を積層形成し
た後、透光導電膜を成膜し、該透明導電膜上面にレジス
トを塗布した状態で、上記ゲート配線をマスクとした背
面露光により該ゲート配線の反転パターンをなすレジス
トを残存させ、該残存レジストをマスクに上記透明導電
膜をゲート配線に沿って分離するパターニング処理を行
い、続いて、再度レジストを塗布し、露光処理によりド
レイン電極部を備えたドレイン配線とソース電極位置以
外のレジストを残存させ、該残存レジストをマスクとし
て上記透明導電膜をドレイン配線に沿って分離するパタ
ーニング処理を行うことにより、画素単位の透明導電膜
からなる多数の表示電極を得、その後、上記残存レジス
トのソース電極位置の開口を更に表示電極側に拡張する
露光処理を行うことで表示電極が露出するレジストを作
成し、この状態で金属を全面に堆積し、ドレイン電極部
を備えたドレイン配線とソース電極とをリフトオフ形成
るものである。
(D) Means for Solving the Problems A method of manufacturing a TFFT for an active matrix display device according to the present invention comprises forming a plurality of gate wirings made of an opaque metal on a light-transmitting substrate, and forming a light-transmitting gate insulating film. After laminating, a light-transmitting conductive film is formed, and a resist is applied to the upper surface of the transparent conductive film, and the resist forming an inverted pattern of the gate wiring is left by back exposure using the gate wiring as a mask. Using the remaining resist as a mask, a patterning process for separating the transparent conductive film along the gate wiring is performed, and then, a resist is applied again, and an exposure process is performed to remove a portion other than the position of the drain wiring and the source electrode provided with the drain electrode portion. By performing a patterning process of leaving the resist and separating the transparent conductive film along the drain wiring using the remaining resist as a mask, a pixel unit is formed. A large number of display electrodes made of a transparent conductive film are obtained, and then, a resist is formed so that the display electrodes are exposed by performing an exposure process for further expanding the opening at the source electrode position of the remaining resist to the display electrode side. A metal is deposited on the entire surface, and a drain wiring having a drain electrode portion and a source electrode are formed by lift-off.

(ホ)作用 本発明のアクティブマトリクス表示装置のTFTアレー
の製造方法によれば、半導体膜のエッチングレジストと
透明導電膜のエッチングレジストとを背面露光を用いて
ゲート電極を備えるゲート配線に自己整合的に形成する
ため、半導体膜はゲート電極上に、また透明導電膜はゲ
ート配線にオフセット状態に高精度に形成される。さら
に、ドレイン電極部を備えるドレイン配線、並びにソー
ス電極配線は、透明導電膜のエッチングレジストを更に
露光処理したものを用いてリフトオフ形成するので、即
ち、実質的に同一レジストを用いてエッチングとリフト
オフで各パターンを形成するのでフォトマスクと露光装
置の影響を受けずに高精度の上記透明電極からなる表示
電極とドレイン配線並びにソース電極配線が得られる。
(E) Function According to the method for manufacturing a TFT array of an active matrix display device of the present invention, the etching resist of the semiconductor film and the etching resist of the transparent conductive film are self-aligned with the gate wiring having the gate electrode by back exposure. Therefore, the semiconductor film is formed on the gate electrode with high accuracy, and the transparent conductive film is formed on the gate wiring with high accuracy in an offset state. Furthermore, since the drain wiring provided with the drain electrode portion and the source electrode wiring are lift-off formed by using a transparent conductive film etching resist that is further exposed, that is, by etching and lift-off using substantially the same resist. Since each pattern is formed, a highly accurate display electrode, a drain wiring, and a source electrode wiring made of the transparent electrode can be obtained without being affected by the photomask and the exposure apparatus.

(ヘ)実施例 第1図に本発明の製造方法によって得られるアクティ
ブマトリクス表示装置のTFTアレーの画素単位の平面図
を示す。
(F) Embodiment FIG. 1 is a plan view of a TFT array of an active matrix display device obtained by the manufacturing method of the present invention in pixel units.

第1図のTFTアレーの製造方法をそのB−B線に沿っ
た第2図(i)〜(viii)の製造工程図に従って、以下
に説明する。
The method of manufacturing the TFT array of FIG. 1 will be described below with reference to the manufacturing process diagrams of FIGS. 2 (i) to 2 (viii) along the line BB.

(1).同図(i)の第1工程 ガラスからなる透光性基板1上にCrあるいはTa等から
なるゲート電極部2が局部的に備えられたゲートライン
20をフォトマスクを用いて所定の形状に形成する。該ゲ
ートライン20は画素間を横方向に延在する如く複数本形
成され、各ゲートライン20のゲート電極部2は画素毎の
TFT構成位置に配置される。なお、該ゲートライン20の
表面を陽極酸化することでゲートの短絡事故を回避でき
る。
(1). (I) First step A gate line in which a gate electrode portion 2 made of Cr or Ta is locally provided on a transparent substrate 1 made of glass.
20 is formed in a predetermined shape using a photomask. A plurality of the gate lines 20 are formed so as to extend between pixels in the horizontal direction, and the gate electrode portion 2 of each gate line 20 is provided for each pixel.
It is located at the TFT configuration position. Incidentally, by anodizing the surface of the gate line 20, a gate short circuit accident can be avoided.

(2).同図(i)の第2工程 シリコン窒化膜あるいはシリコン酸化膜からなるゲー
ト絶縁膜3、アモルファスシリコン半導体膜S4、燐ドー
プのアモルファスシリコン不純物半導体膜S5をP−CVD
装置等を用いて順次成膜する。
(2). (I) Second step The gate insulating film 3 made of a silicon nitride film or a silicon oxide film, the amorphous silicon semiconductor film S4, and the phosphorus-doped amorphous silicon impurity semiconductor film S5 are subjected to P-CVD.
Films are sequentially formed using an apparatus or the like.

(3).同図(iii)の第3工程 ポジレジストを塗布し、背面露光によりゲート電極部
2を備えたゲートライン20位置以外のレジストを感光
し、続いて該レジストを再度フォトマスクを用いて表面
側から通常の露光を行い、ゲート電極部2上にアイラン
ド状にレジストR1を残存させ、該残存レジストR1をマス
クに上記半導体S4と不純物半導体S5をパターニングし、
TFTの半導体膜4とこれに同パターンで積層した不純物
半導体膜S51を得る。
(3). (Iii) Third step: A positive resist is applied, the resist other than the position of the gate line 20 provided with the gate electrode portion 2 is exposed by back exposure, and then the resist is again exposed from the front side using a photomask. Normal exposure is performed, the resist R1 is left in an island shape on the gate electrode portion 2, and the semiconductor S4 and the impurity semiconductor S5 are patterned using the remaining resist R1 as a mask,
Obtaining an impurity semiconductor film S5 1 were laminated in the same pattern as the semiconductor film 4 of the TFT thereto.

(4).同図(iv)の第4工程 ITOからなる透明導電膜をスパッタリング等の方法で
全面に成膜し、ネガレジストを塗布した後、背面露光に
よりゲート電極部2を備えたゲートライン20の反転パタ
ーンをなすレジストR2を形成し、透明導電膜をパターニ
ングする。尚、上記の反転パターン形成は、ポジレジス
トのイメージリバーサル法でも作製可能である。
(4). (Iv) 4th step A transparent conductive film made of ITO is formed on the entire surface by a method such as sputtering, a negative resist is applied, and the reverse pattern of the gate line 20 provided with the gate electrode portion 2 is exposed by back exposure. Is formed, and the transparent conductive film is patterned. The above-described reverse pattern can also be formed by an image reversal method using a positive resist.

この結果、透明導電膜は複数本のゲートライン20…間
隔より若干狭い幅をもって横方向に帯状に延在する複数
本の透明導電膜C6…に分割される。
As a result, the transparent conductive film is divided into a plurality of transparent conductive films C6 extending laterally in a strip shape with a width slightly smaller than the interval between the plurality of gate lines 20.

(5).同図(v)の第5工程 レジストを塗布し、フォトマスクによりドレイン電極
8…を備えた複数本のドレインライン80…とソース電極
7…との反転パターンのレジストR3を形成して、上記第
4工程で横方向に複数本に分割された各透明導電膜C6…
を更に縦方向に分割するパターニングを行うことによ
り、単位画素毎の多数の表示電極6、6…を形成する。
この時の表示電極6、6…の形成は、同図に示すごと
く、1μm程度のオーバーエッチングが生じる様にエッ
チングされる。
(5). A resist is applied by applying a resist, and a resist R3 having a reverse pattern of a plurality of drain lines 80 provided with the drain electrodes 8 and the source electrodes 7 is formed by a photomask. Each transparent conductive film C6 divided into a plurality in the horizontal direction in four steps ...
Are further divided in the vertical direction to form a large number of display electrodes 6 for each unit pixel.
At this time, the display electrodes 6, 6,... Are etched so that over-etching of about 1 μm occurs, as shown in FIG.

尚、TFTのチャンネル上に残存したレジストRが、後
のドレイン電極8とソース電極7とのリフトオフ形成時
にチャンネル長を決定することになる。
The resist R remaining on the TFT channel determines the channel length when the lift-off of the drain electrode 8 and the source electrode 7 is performed later.

(6).同図(vi)の第6工程 上記第5工程の残存レジストを第2の露光処理によ
り、多数のソース電極7に対する反転パターンのレジス
トR3を更に一部除去して上記表示電極を部分的に露光さ
れる残存レジストR31を得る。
(6). (Vi) Sixth step The resist remaining in the fifth step is subjected to a second exposure process to remove a part of the resist R3 of the inversion pattern for the many source electrodes 7 to partially expose the display electrode. obtaining a residual resist R3 1 being.

この時の露光処理は、ソース電極7に対応するレジス
トR31の開口を表示電極6側に拡張するものであるの
で、既に上記第5工程で規定されているチャンネル長を
変更しないように表示電極6側のエッジ部分だけに露光
が施される。
Since the exposure process when this is to extend the opening of the resist R3 1 corresponding to the source electrode 7 to the display electrode 6 side, already displayed do not change the channel length defined in the fifth step electrode Exposure is performed only on the edge portion on the 6th side.

(7).同図(vii)の第7工程 上記第6工程でのレジストR31を残存させ、この状態
でチタンやアルミなどの第2金属をスパッタリング等の
方法で成膜し、該レジストR31によりドレイン電極8…
を備えた複数本のドレインライン80…と多数のソース電
極7…をリフトオフ形成する。従って、ドレインライン
80…は前記第5工程のオーバーエッチングにより、隣接
表示電極6、6…とは1μm程度の狭い間隔で分離され
ており、ドレイン電極8…の一部が不純物半導体膜S51
上に接合する。そして更にソース電極7…の一部が不純
物半導体膜S51上に接合する共にその他部が表示電極
6、6…上に接合して両者S51、6が配線結合される。
(7). It is left a resist R3 1 in the seventh step the sixth step of FIG. (Vii), was formed by a method such as sputtering the second metal such as titanium and aluminum in this state, the drain electrode by the resist R3 1 8 ...
Are formed by lift-off. Therefore, the drain line
80 ... by overetching of the fifth step, the adjacent display electrodes 6, 6 ... are separated by a narrow gap of about 1μm and a drain electrode 8 ... some impurity semiconductor film S5 1 of
Join on top. And further both S5 1, 6 joined together in other portions display electrodes 6 ... upper part of the source electrode 7 ... are joined on the impurity semiconductor film S5 1 are wired coupling.

(8).同図(viii)の第8工程 上記第7工程の結果露出した各TFTのチャネル部の不
純物半導体膜S51をエッチングによって除去して、半導
体膜4に対するドレイン電極部8、並びにソース電極7
のオーミックコンタクトを実現する不純物半導体膜5、
5を形成する。
(8). The impurity semiconductor film S5 1 of the channel portion of each TFT that results exposed eighth step the seventh step of FIG. (Viii) is removed by etching, the drain electrode 8 against the semiconductor film 4, and the source electrode 7
Impurity semiconductor film 5, which realizes ohmic contact of
5 is formed.

但し、この不純物半導体膜5、5は、必ずしも必要で
なく、半導体膜4と両電極7、8との直接接合でもTFT
のスイッチング動作に支障のない接合状態が得られるな
ら、不純物半導体膜5、5を省略してもよい。この場合
には、前述の第2工程での不純物半導体膜S5の成膜は不
要である。
However, the impurity semiconductor films 5 and 5 are not always necessary, and even if the semiconductor film 4 and the two electrodes 7 and 8 are directly
The impurity semiconductor films 5 and 5 may be omitted as long as a junction state that does not hinder the switching operation can be obtained. In this case, the formation of the impurity semiconductor film S5 in the above-described second step is unnecessary.

この第8工程までの工程で、各配線とTFT及び表示電
極の構造が得られるが、更に第1図に表す付加容量電極
9の製造工程を同図のC−C線断面工程を示す第3図を
用いて追加説明する。
In the steps up to the eighth step, the structure of each wiring, TFT and display electrode can be obtained. Further, the manufacturing steps of the additional capacitance electrode 9 shown in FIG. An additional description will be given with reference to the drawings.

該付加容量電極9は、第2図の前記の第6、第7工程
で、ソース電極7とドレイン電極8とを同時にリフトオ
フ形成される。即ち、第3図(vi)に示す如く、第6工
程の露光処理で、表示電極6の一部と隣接ゲートライン
20位置に開口を付設したレジストR31を得る。続いて、
第7工程で同図(vii)に示すごとく、第2金属のリフ
トオフによって、隣接ゲートライン20の一部にゲート絶
縁膜3を介してオーバーラップするアイランド状の付加
容量電極9を得る。
In the additional capacitance electrode 9, the source electrode 7 and the drain electrode 8 are simultaneously lifted off in the sixth and seventh steps of FIG. That is, as shown in FIG. 3 (vi), a part of the display electrode 6 and the adjacent gate line
A resist R3 1 was attached to the opening 20 position. continue,
In the seventh step, as shown in FIG. 7 (vii), an island-shaped additional capacitance electrode 9 overlapping a part of the adjacent gate line 20 via the gate insulating film 3 is obtained by lift-off of the second metal.

斯る付加容量電極9…は、上述の如く各表示電極6…
毎に形成され、隣接ゲートライン20との間に容量によっ
て各表示電極6の電荷蓄積容量を増大させ、電力消費に
よる表示電極6の電位低下を抑制に寄与する。
The additional capacitance electrodes 9 are connected to the respective display electrodes 6 as described above.
It is formed every time, and increases the charge storage capacity of each display electrode 6 by the capacity between the adjacent gate line 20 and contributes to the suppression of the potential decrease of the display electrode 6 due to power consumption.

また、このような付加容量を設ける方式には、上述の
隣接ゲート電極を対向電極とするもの以外に、独立した
対向電位を持つ付加容量対向電極を備える方式が考えら
れる。この方式を本発明に採用する場合には、前述の第
1工程時に、ゲート配線と同時に第1金属からなる付加
容量対向電極を備えた付加容量ラインをゲート配線と並
列に延在させて形成しておき、第6、第7部程で上記付
加容量電極9を隣接ゲートライン20上でなくて、該付加
容量対向電極上に配置させればよい。
As a method of providing such an additional capacitor, a method of providing an additional capacitor counter electrode having an independent counter potential in addition to the above-described method using the adjacent gate electrode as a counter electrode is conceivable. When this method is adopted in the present invention, at the time of the above-mentioned first step, an additional capacitance line having an additional capacitance counter electrode made of the first metal is formed so as to extend in parallel with the gate wiring at the same time as the gate wiring. It should be noted that the additional capacitance electrode 9 may be arranged not on the adjacent gate line 20 but on the additional capacitance counter electrode in the sixth and seventh parts.

以上の本発明実施例方法の工程により、フォトマスク
の使用枚数を削減して、フォトマスクの使用によるパタ
ーン位置のシフトの発生を抑制しているので、第1図の
平面図に示した様に、各表示電極6…が第5図(a)の
平面図の従来の表示電極6…より精度よく拡大されたア
クティブマトリクス表示装置のTFTアレーを作成するこ
とができる。
By the steps of the method of the embodiment of the present invention described above, the number of photomasks to be used is reduced, and the occurrence of the shift of the pattern position due to the use of the photomask is suppressed, as shown in the plan view of FIG. The TFT array of the active matrix display device in which each display electrode 6 is enlarged with higher accuracy than the conventional display electrode 6 in the plan view of FIG.

更に、本発明方法の他の実施例の工程を第4図に示
す。同図(ii)、(viii)は夫々前述の第2図(ii)、
(viii)の本発明の実施例工程に対応しており、該実施
例の他の工程は第2図の他の工程に準じるので、ここで
は省略する。
FIG. 4 shows the steps of another embodiment of the method of the present invention. Figures (ii) and (viii) correspond to Figure 2 (ii),
This corresponds to the step (viii) of the embodiment of the present invention, and the other steps in this embodiment are the same as the other steps in FIG.

第4図(ii)は第2工程を示しており、まず、シリコ
ン窒化膜あるいはシリコン酸化膜からなるゲート絶縁膜
3、アモルファスシリコン半導体膜S4をP−CVD装置等
を用いて順次成膜する。続いて、フォトマスクを用いて
ゲート電極部2上のTFTチャンネル位置にチャンネル保
護絶縁膜10を所定の形状にパターニングする。尚、この
時のパターニング法としては、前述の第3工程と同じ
く、背面露光とフォトマスクによる表面露光により形成
したレジストをマスクにエッチングするのが好ましい。
FIG. 4 (ii) shows a second step. First, a gate insulating film 3 made of a silicon nitride film or a silicon oxide film and an amorphous silicon semiconductor film S4 are sequentially formed using a P-CVD apparatus or the like. Subsequently, the channel protection insulating film 10 is patterned into a predetermined shape at a TFT channel position on the gate electrode portion 2 using a photomask. As a patterning method at this time, as in the third step described above, it is preferable to perform etching using a resist formed by back exposure and surface exposure using a photomask as a mask.

その後、不純物半導体膜S5をP−CVD装置等で成膜す
る。該チャンネル保護絶縁膜10としては、たとえば、シ
リコン窒化膜あるいはシリコン酸化膜が使用できる。
After that, the impurity semiconductor film S5 is formed by a P-CVD device or the like. As the channel protection insulating film 10, for example, a silicon nitride film or a silicon oxide film can be used.

第4図(viii)は第8工程を示しており、この工程
で、各TFTのチャンネル部の不純物半導体膜S51をエッチ
ングによって除去する時に、上記チャンネル保護絶縁膜
10が半導体膜4のチャンネル部までエッチングされるの
を防止する。
Figure 4 (viii) shows an eighth step, in this step, the impurity semiconductor film S5 1 channel portion of each TFT when etched away, the channel protective insulating film
10 is prevented from being etched to the channel portion of the semiconductor film 4.

以上に述べた様に、本発明の製造方法を採用すること
により、例えば、高画素集積のハイビジョン対応の超高
精細液晶表示装置を作製する場合でも、表示電極6…の
拡大形成によって、画素占有面積率が高くなるので、表
示画面が明るい高品位の表示が可能となる。また、本発
明は液晶表示装置に限定されず、ELやEC表示装置に採用
してもその製造効果は同様である。
As described above, by adopting the manufacturing method of the present invention, for example, even when manufacturing an ultra-high-definition liquid crystal display device compatible with high definition with high pixel integration, the pixel occupancy is increased by forming the display electrodes 6. Since the area ratio increases, a high-quality display with a bright display screen can be performed. Further, the present invention is not limited to a liquid crystal display device, and the same manufacturing effect can be obtained even when the present invention is applied to an EL or EC display device.

(ト)発明の効果 本発明のアクティブマトリクス表示装置のTFTアレー
の製造方法は、半導体膜のパターニング及び透明導電膜
のパターニングに背面露光を用いた自己整合法を用い、
さらにドレイン配線は表示電極パターニングに用いたレ
ジストによりリフトオフ形成するものであるので、フォ
トマスクの使用枚数を削減でき、これによって、フォト
マスク精度やそのアラインメント誤差に影響されず、特
に、互いに近接配置される表示電極とドレイン配線に対
して非常に高精度のパターンニングが可能となる。しか
も、ソース電極もドレイン配線に設けられたドレイン電
極と同時にリフトオフ形成でき、これら両電極間を決め
るレジスト露光を一枚のマスクで実現できるので、チャ
ンネル長の寸法精度が劣化することがないので、特性の
バラツキのない信頼性の高いTFTを製造することができ
る。
(G) Effect of the Invention The method for manufacturing a TFT array of an active matrix display device of the present invention uses a self-alignment method using backside exposure for patterning a semiconductor film and patterning a transparent conductive film.
In addition, since the drain wiring is formed by lift-off using the resist used for patterning the display electrode, the number of photomasks used can be reduced, and thus the photomask is not affected by photomask accuracy or its alignment error. Very high-precision patterning can be performed on the display electrode and the drain wiring. In addition, the source electrode can also be lifted off at the same time as the drain electrode provided on the drain wiring, and the resist exposure that determines the distance between the two electrodes can be realized with a single mask, so that the dimensional accuracy of the channel length does not deteriorate. It is possible to manufacture a highly reliable TFT having no variation in characteristics.

従って、本発明によれば、表示品質の安定した高精細
のアクティブマトリクス表示装置を得ることができる。
Therefore, according to the present invention, a high-definition active matrix display device with stable display quality can be obtained.

【図面の簡単な説明】[Brief description of the drawings]

第1図は本発明の製造方法によって得られるアクティブ
マトリクス表示装置のTFTアレーの画素単位の平面図、
第2図(i)〜(viii)は第1図のTFTアレーの製造工
程をそのB−B線に沿って示す工程断面図、第3図(v
i)及び(vii)は第1図に表す付加容量電極9の工程を
同図のC−C線に沿って示す断面図、第4図は本発明方
法のさらに他の実施例を示す工程断面図、第5図(a)
及び(b)は従来のTFTアレーの画素単位の平面図、及
びそのA−A線断面図である。 1……透光性基板、2……ゲート電極部、3……ゲート
絶縁膜、4……半導体膜、5……不純物半導体膜、6…
…表示電極、7……ソース電極、8……ドレイン電極、
9……付加容量電極、10……チャンネル保護絶縁膜、20
……ゲートライン、80……ドレインライン。
FIG. 1 is a plan view in pixel units of a TFT array of an active matrix display device obtained by the manufacturing method of the present invention,
2 (i) to 2 (viii) are cross-sectional views showing the manufacturing process of the TFT array of FIG. 1 along the line BB, and FIG.
i) and (vii) are cross-sectional views showing the steps of the additional capacitance electrode 9 shown in FIG. 1 along the line CC of FIG. 1, and FIG. 4 is a process cross-section showing still another embodiment of the method of the present invention. Figure, FIG. 5 (a)
And (b) are a plan view in pixel units of a conventional TFT array and a cross-sectional view taken along line AA. DESCRIPTION OF SYMBOLS 1 ... Translucent board, 2 ... Gate electrode part, 3 ... Gate insulating film, 4 ... Semiconductor film, 5 ... Impurity semiconductor film, 6 ...
... Display electrode, 7 ... Source electrode, 8 ... Drain electrode,
9: Additional capacitance electrode, 10: Channel protective insulating film, 20
…… Gate line, 80 …… Drain line.

───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.6,DB名) H01L 21/336 H01L 29/786 G02F 1/136 500 G02F 1/1343──────────────────────────────────────────────────続 き Continued on the front page (58) Field surveyed (Int.Cl. 6 , DB name) H01L 21/336 H01L 29/786 G02F 1/136 500 G02F 1/1343

Claims (3)

(57)【特許請求の範囲】(57) [Claims] 【請求項1】複数のゲート配線と該ゲート配線に交差す
る複数のドレイン配線との多数の交差点に、表示電極と
共に薄膜トランジスタを配置し、該薄膜トランジスタの
ゲートをゲート配線に、ドレインをドレイン配線に、並
びにソースを表示電極に結合するアクティブマトリクス
表示装置の薄膜トランジスタアレーの製造方法に於て、 透光性基板上に不透明金属からなる複数本のゲート配線
を形成し、透光性のゲート絶縁膜を積層形成した後、透
明導電膜を成膜し、該透明導電膜上面にレジストを塗布
した状態で、上記ゲート配線をマスクとした背面露光に
より該ゲート配線の反転パターンをなすレジストを残存
させ、該残存レジストをマスクに上記透明導電膜をゲー
ト配線に沿って分離するパターニング処理を行い、続い
て再度レジストを塗布し、露光処理によりドレイン電極
部を備えたドレイン配線とソース電極位置以外のレジス
トを残存させ、該残存レジストをマスクとして上記透明
導電膜をドレイン配線に沿って分離するパターニング処
理を行うことにより画素単位の透明導電膜からなる多数
の表示電極を得、 その後、上記残存レジストのソース電極位置の開口を更
に表示電極側に拡張する露光処理を行うことで表示電極
が露出するレジストを作成し、この状態で金属を全面に
堆積し、ドレイン電極部を備えたドレイン配線とソース
電極とをリフトオフ形成することを特徴としたアクティ
ブマトリクス表示装置の薄膜トランジスタアレーの製造
方法。
1. A thin film transistor is arranged together with a display electrode at a number of intersections between a plurality of gate wirings and a plurality of drain wirings intersecting the gate wiring, and the gate of the thin film transistor is a gate wiring, and the drain is a drain wiring. In a method of manufacturing a thin film transistor array of an active matrix display device in which a source is coupled to a display electrode, a plurality of gate wirings made of an opaque metal are formed on a light transmitting substrate, and a light transmitting gate insulating film is laminated. After formation, a transparent conductive film is formed, and in a state where a resist is applied to the upper surface of the transparent conductive film, a resist forming an inverted pattern of the gate wiring is left by back exposure using the gate wiring as a mask, and the remaining Using the resist as a mask, a patterning process is performed to separate the transparent conductive film along the gate wiring. A pixel is formed by applying and exposing a resist remaining at positions other than the drain wiring and source electrode positions provided with the drain electrode portion, and separating the transparent conductive film along the drain wiring using the remaining resist as a mask. A large number of display electrodes made of a unit transparent conductive film were obtained, and thereafter, a resist in which the display electrodes were exposed was formed by performing an exposure process for further expanding the opening at the source electrode position of the remaining resist to the display electrode side. A method of manufacturing a thin film transistor array for an active matrix display device, comprising: depositing a metal on the entire surface in a state, and forming a drain wiring and a source electrode provided with a drain electrode portion by lift-off.
【請求項2】透光性基板上に第1金属によりゲート電極
部を備える複数本のゲート配線を形成する第1工程、ゲ
ート絶縁膜と半導体膜を成膜する第2工程、レジストを
塗布し、ゲート電極部を備える複数本のゲート配線をマ
スクとした基板背面からの露光により該ゲート配線位置
以外のレジストを感光すると共に、基板表面からの露光
処理によりゲート電極部以外のゲート配線位置のレジス
トを感光し、ゲート電極部にアイランド状のレジストを
残存させ、該レジストをマスクに半導体膜をパターニン
グする第3工程、 透明導電膜を成膜した後レジストを塗布し、ゲート電極
部を備える複数本のゲート配線をマスクとした基板背面
からの露光により該ゲート配線の反転パターンをなすレ
ジストを残存させ、該残存レジストをマスクに透明導電
膜をゲート配線に沿って分離するパターニング処理を行
う第4工程、レジストを塗布し、第1の露光処理により
ドレイン電極部を備える複数本のドレイン配線と多数の
ソース電極とに対する反転パターンのレジストを残存さ
せ、該残存レジストをマスクに透明導電膜をドレイン配
線に沿って分離するパターニング処理を行い、画素単位
の透明導電膜からなる多数の表示電極を得る第5工程、 上記第5工程の残存レジストを第2の露光処理により、
多数のソース電極に対する反転パターンのレジストを更
に一部除去して上記表示電極を部分的に露出させる残存
レジストを得る第6工程、 第2金属を堆積し、上記第6工程で得られた残存レジス
トによりドレイン電極部を備えたドレイン配線とソース
電極とをリフトオフ形成する第6工程からなるアクティ
ブマトリクス表示装置の薄膜トランジスタアレーの製造
方法。
2. A first step of forming a plurality of gate wirings having a gate electrode portion on a light-transmitting substrate with a first metal, a second step of forming a gate insulating film and a semiconductor film, and applying a resist. A plurality of gate wirings each including a gate electrode portion are used as a mask to expose a resist other than the gate wiring portion by exposure from the rear surface of the substrate, and a resist at a gate wiring position other than the gate electrode portion is exposed by exposure processing from the substrate surface. A third step of patterning the semiconductor film using the resist as a mask, forming a transparent conductive film, applying a resist, and forming a plurality of gate electrodes with the gate electrode part. Exposure from the back surface of the substrate using the gate wiring as a mask leaves a resist forming an inverted pattern of the gate wiring, and the remaining resist serves as a transparent conductive mask. A fourth step of performing a patterning process of separating the film along the gate wiring, applying a resist, and performing a first exposure process to form a resist having an inverted pattern for a plurality of drain wirings including a drain electrode portion and a number of source electrodes; A fifth step of performing a patterning process of allowing the remaining resist to separate the transparent conductive film along the drain wiring using the remaining resist as a mask to obtain a large number of display electrodes made of the transparent conductive film in pixel units; By the second exposure process
A sixth step of further removing a part of the resist of the inversion pattern for a large number of source electrodes to obtain a residual resist partially exposing the display electrode, depositing a second metal, and forming a residual resist obtained in the sixth step A method for manufacturing a thin-film transistor array of an active matrix display device, comprising: forming a drain wiring having a drain electrode portion and a source electrode by lift-off.
【請求項3】ドレイン電極部を備えたドレイン配線及び
ソース電極とは独立したアイランド状の第2金属からな
る付加容量電極をリフトオフ形成し、該付加容量電極の
一部を上記表示電極と接続すると共にその他部を隣接ゲ
ート配線上に延在させる請求項1に記載のアクティブマ
トリクス表示装置の薄膜トランジスタアレーの製造方
法。
3. An island-shaped additional capacitance electrode made of a second metal, which is independent of a drain wiring having a drain electrode portion and a source electrode, is formed by lift-off, and a part of the additional capacitance electrode is connected to the display electrode. 2. The method according to claim 1, wherein the other portion is extended over the adjacent gate wiring.
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