JPH01238457A - Ｆｅｔ用駆動回路 - Google Patents
Ｆｅｔ用駆動回路Info
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- JPH01238457A JPH01238457A JP6612388A JP6612388A JPH01238457A JP H01238457 A JPH01238457 A JP H01238457A JP 6612388 A JP6612388 A JP 6612388A JP 6612388 A JP6612388 A JP 6612388A JP H01238457 A JPH01238457 A JP H01238457A
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- 238000010586 diagram Methods 0.000 description 10
- 239000003990 capacitor Substances 0.000 description 7
- 230000007423 decrease Effects 0.000 description 3
- 230000007257 malfunction Effects 0.000 description 2
- 230000001934 delay Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 230000006698 induction Effects 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
- 238000004904 shortening Methods 0.000 description 1
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概 要〕
スイッチング素子としてＦＥＴを用いる直流／直流コン
バータに関し、 電界効果トランジスタが有するキャパシタにょにスイッ
チング動作に遅延を生ずることの防止を目的とし、 直流／直流コンバータでスイッチング素子としてＦＥＴ
を用いるものにおいて、 ＦＥＴをスイッチングし直流／直流電圧の変換をする直
流／直流電圧変換部と、該直流／直流電圧変換部の直流
出力をパルスに変換する制御回路と、該制御回路からく
るパルスを入力しＦＥＴをオンオフ制御するオンオフ回
路と、該オンオフ回路に直流／直流電圧変換部をオンオ
フ制御するバイアス電圧を加えるバイアス電圧発生手段
とを設け、前記バイアス電圧発生手段がオン時に前記オ
ンオフ回路に順バイアスを加え、前記バイアス電圧発生
手段がオフ時に前記オンオフ回路に逆バイアスを加える
ように構成する。
バータに関し、 電界効果トランジスタが有するキャパシタにょにスイッ
チング動作に遅延を生ずることの防止を目的とし、 直流／直流コンバータでスイッチング素子としてＦＥＴ
を用いるものにおいて、 ＦＥＴをスイッチングし直流／直流電圧の変換をする直
流／直流電圧変換部と、該直流／直流電圧変換部の直流
出力をパルスに変換する制御回路と、該制御回路からく
るパルスを入力しＦＥＴをオンオフ制御するオンオフ回
路と、該オンオフ回路に直流／直流電圧変換部をオンオ
フ制御するバイアス電圧を加えるバイアス電圧発生手段
とを設け、前記バイアス電圧発生手段がオン時に前記オ
ンオフ回路に順バイアスを加え、前記バイアス電圧発生
手段がオフ時に前記オンオフ回路に逆バイアスを加える
ように構成する。
本発明は、スイッチング素子としてＦＥＴを用いる直流
／直流コンバータに関する。
／直流コンバータに関する。
電子機器などの電源は、機器のｔＣ化と小型化にともな
い半導体素子の使用が盛んとなってきている。
い半導体素子の使用が盛んとなってきている。
電源電圧の変化を制御するために、高速度でスイッチン
グ動作するＦＥＴが採用されるが、ＦＥＴには浮遊キャ
パシタの影響により遅延時間が生ずるので、この遅延時
間の少ない高速スイッチングの回路が必要となっている
。
グ動作するＦＥＴが採用されるが、ＦＥＴには浮遊キャ
パシタの影響により遅延時間が生ずるので、この遅延時
間の少ない高速スイッチングの回路が必要となっている
。
Ｃ従来の技術〕
第４図は、従来の回路図である。
図中、ｌは直流／直流電圧変換部、２はオンオフ回路、
３は直流電圧、４は制御部２０と順バイアス電源２１か
らなる制御回路、５は負荷である。
３は直流電圧、４は制御部２０と順バイアス電源２１か
らなる制御回路、５は負荷である。
第４図の直流／直流電圧変換部１において、直流電圧３
が加えられＦＥＴスイッチによりかスイッチングされて
直流電圧に変換される。
が加えられＦＥＴスイッチによりかスイッチングされて
直流電圧に変換される。
このとき制御回路４の制御部２０は、負荷５の電流変動
に対応してＦＥＴ駆動パルスの周期を変化させるもので
あり、負荷５に流れる直流電流を抵抗Ｒ１１で検出した
電圧が帰還されて、その電圧レベルに応じてトランジス
タ回路ＴＲ２１の駆動パルスの幅の変化させる。このパ
ルス電圧の幅は、抵抗Ｒ１１の電流が大きく（出力電圧
が増加）なると狭くなり、逆に、抵抗Ｒ１１の電流が小
さく（出力電圧が減少）なると広くなる。このパルス電
圧は、トランジスタＴＲ２１で増幅されてオンオフ回路
２に加えられ、その出力によりＦＥＴスイッチをオンオ
フする。
に対応してＦＥＴ駆動パルスの周期を変化させるもので
あり、負荷５に流れる直流電流を抵抗Ｒ１１で検出した
電圧が帰還されて、その電圧レベルに応じてトランジス
タ回路ＴＲ２１の駆動パルスの幅の変化させる。このパ
ルス電圧の幅は、抵抗Ｒ１１の電流が大きく（出力電圧
が増加）なると狭くなり、逆に、抵抗Ｒ１１の電流が小
さく（出力電圧が減少）なると広くなる。このパルス電
圧は、トランジスタＴＲ２１で増幅されてオンオフ回路
２に加えられ、その出力によりＦＥＴスイッチをオンオ
フする。
即ち、２０の制御部の出力のパルス電圧と同じ電圧が４
の制御回路から出力する。このパルス電圧は、ダイオー
ド０２１を経由してＦＥＴスイッチのゲートに加わりＦ
ＥＴスイッチをオンにする。なおこのとき、ＴＲ２２は
ベースに電圧が加わり逆バイアスとなるためオフとなっ
ている。
の制御回路から出力する。このパルス電圧は、ダイオー
ド０２１を経由してＦＥＴスイッチのゲートに加わりＦ
ＥＴスイッチをオンにする。なおこのとき、ＴＲ２２は
ベースに電圧が加わり逆バイアスとなるためオフとなっ
ている。
逆に制御部２０からのパルス電圧が無いときは、トラン
ジスタＴＲ２１はオフとなる。そのエミッタからは、ト
ランジスタＴＲ２１のバイアス電圧である電圧２１は出
力されず、ＴＲ２１のベースとエミッタ間の電圧Ｖｂｅ
を出力する。この電圧のＶｂｅ０値は、ゼロに近い値で
あるためダイオード０２１をオフとし、ＴＲ２２のベー
スに加わってＴＲ２２をオンとしてコレクタとエミッタ
間に飽和電圧Ｖ ＣＥ （ｓａ ｔ）を発生する。
ジスタＴＲ２１はオフとなる。そのエミッタからは、ト
ランジスタＴＲ２１のバイアス電圧である電圧２１は出
力されず、ＴＲ２１のベースとエミッタ間の電圧Ｖｂｅ
を出力する。この電圧のＶｂｅ０値は、ゼロに近い値で
あるためダイオード０２１をオフとし、ＴＲ２２のベー
スに加わってＴＲ２２をオンとしてコレクタとエミッタ
間に飽和電圧Ｖ ＣＥ （ｓａ ｔ）を発生する。
この飽和電圧Ｖ ＣＥ （ｓａ ｔ）は、ＦＥＴスイッ
チがオンの時にゲートとソース間のキャパシタに充電し
た電荷を瞬時に打ち消してＦＥＴスイッチをオンからオ
フに急速に転するためには小さな値であり、このため、
ＦＥＴスイッチがオンからオフに転するときに遅延時間
が生ずる。
チがオンの時にゲートとソース間のキャパシタに充電し
た電荷を瞬時に打ち消してＦＥＴスイッチをオンからオ
フに急速に転するためには小さな値であり、このため、
ＦＥＴスイッチがオンからオフに転するときに遅延時間
が生ずる。
第５図は、第４図の従来のＦＥＴスイッチの動作を示し
た図である。図に示すように、ＦＥＴスイッチがオンか
らオフ転するとき、ＦＥＴスイッチのオンの間の時間に
おいて、ゲートとドレイン間のキャパシタに蓄えられた
電荷を放電させる時間に相当する遅延時間ΔＴが現れ、
オンからオフに転する時間を増加させている。また、Ｆ
ＥＴスイッチがオンからオフに転するときのゲートに加
わるＴＲ２２のＶ ＣＥ （ｓａ ｔ）は、略アース電
位に近いためにノイズに影響され易いという問題がある
。
た図である。図に示すように、ＦＥＴスイッチがオンか
らオフ転するとき、ＦＥＴスイッチのオンの間の時間に
おいて、ゲートとドレイン間のキャパシタに蓄えられた
電荷を放電させる時間に相当する遅延時間ΔＴが現れ、
オンからオフに転する時間を増加させている。また、Ｆ
ＥＴスイッチがオンからオフに転するときのゲートに加
わるＴＲ２２のＶ ＣＥ （ｓａ ｔ）は、略アース電
位に近いためにノイズに影響され易いという問題がある
。
従って、ＦＥＴスイッチがオンからオフに転する時に遅
延時間が生ずるようになり、かつ、電源能率の低下させ
る。更に、ＦＥＴスイッチをオフとするための電圧Ｖ
ＣＥ （ｓａ ｔ）は、略アース電位に近い電圧にある
ためにノイズ電圧の誘導を受けやすく、ターンオフの時
に誤動作の原因ともなる。
延時間が生ずるようになり、かつ、電源能率の低下させ
る。更に、ＦＥＴスイッチをオフとするための電圧Ｖ
ＣＥ （ｓａ ｔ）は、略アース電位に近い電圧にある
ためにノイズ電圧の誘導を受けやすく、ターンオフの時
に誤動作の原因ともなる。
この発明は、ＦＥＴスイッチが有するキャパシタによに
スイッチング動作に遅延を生ずることとターンオフ時の
誤動作を防止を目的とする。
スイッチング動作に遅延を生ずることとターンオフ時の
誤動作を防止を目的とする。
第１図は、本願発明の基本構成を示す図である。
図に示すように、ＦＥＴをスイッチングし直流／直流電
圧の変換をする直流／直流電圧変換部１と、該直流／直
流電圧変換部１の直流出力をパルスに変換する制御回路
６と、該制御回路６からくるパルスを入力しＦＥＴをオ
ンオフ制御するオンオフ回路ＴＲ２と、該オンオフ回路
ＴＲ２に直流／直流電圧変換部ｌをオンオフ制御するバ
イアス電圧を加えるバイアス電圧発生手段ＴＲＩとを設
けるようにする。
圧の変換をする直流／直流電圧変換部１と、該直流／直
流電圧変換部１の直流出力をパルスに変換する制御回路
６と、該制御回路６からくるパルスを入力しＦＥＴをオ
ンオフ制御するオンオフ回路ＴＲ２と、該オンオフ回路
ＴＲ２に直流／直流電圧変換部ｌをオンオフ制御するバ
イアス電圧を加えるバイアス電圧発生手段ＴＲＩとを設
けるようにする。
前記バイアス電圧発生手段ＴＲＩは、バイアス電圧発生
手段ＴＲＩがオン時には前記オンオフ回路ＴＩ？２に）
ｎバイアスを加え、前記バイアス電圧発生手段ＴＲＩが
オフ時に前記オンオフ回路ＴＲ２に逆バイアスを加える
ようにしてＦ Ｅ Ｔスイッチのオンからオフに転する
時間の短縮を図るものである。
手段ＴＲＩがオン時には前記オンオフ回路ＴＩ？２に）
ｎバイアスを加え、前記バイアス電圧発生手段ＴＲＩが
オフ時に前記オンオフ回路ＴＲ２に逆バイアスを加える
ようにしてＦ Ｅ Ｔスイッチのオンからオフに転する
時間の短縮を図るものである。
本発明では第１図に示す如く、トランジスタ回路ＴＲ２
からの正極性／負極性を有するパルス電圧によりＦＥＴ
スイッチＴＲ３がオンオフ動作を繰り返しているときに
おいて、Ｆ″Ｅ ＴスイッチＴＲ３がオンからオフに転
するときに、該ＦＥＴスイッチＴＲ３のゲートに電圧ｖ
２を逆バイアス電圧として加えターンオフ時間の短縮を
図るものである。
からの正極性／負極性を有するパルス電圧によりＦＥＴ
スイッチＴＲ３がオンオフ動作を繰り返しているときに
おいて、Ｆ″Ｅ ＴスイッチＴＲ３がオンからオフに転
するときに、該ＦＥＴスイッチＴＲ３のゲートに電圧ｖ
２を逆バイアス電圧として加えターンオフ時間の短縮を
図るものである。
第２図は、本発明の一実施例を示す回路図である。図中
、■はＦＥＴスイッチＴＲ３をもつ直流／直流電圧変換
部、２はＴＲ２３をもつオンオフ回路、３は直流電圧、
４は制御部２０とＴＲ２１をもつ制御回路、３１はＴＲ
２２を持つ順バイアス回路、また、３２は電源回路、５
は負荷である。
、■はＦＥＴスイッチＴＲ３をもつ直流／直流電圧変換
部、２はＴＲ２３をもつオンオフ回路、３は直流電圧、
４は制御部２０とＴＲ２１をもつ制御回路、３１はＴＲ
２２を持つ順バイアス回路、また、３２は電源回路、５
は負荷である。
図において、直流電圧３が加えられＦＥＴスイッチがス
イッチングされると、直流／直流電圧変換部ｌから直流
電圧が出力されて負荷５に加えられる。
イッチングされると、直流／直流電圧変換部ｌから直流
電圧が出力されて負荷５に加えられる。
制御回路４の制御部２０では、負荷５に流れる出力電流
を抵抗Ｒ１１で検出し、オンレベルとオフレベルの二つ
のレベルを持つパルス電圧を出力する。
を抵抗Ｒ１１で検出し、オンレベルとオフレベルの二つ
のレベルを持つパルス電圧を出力する。
抵抗Ｒ１１に流れる電流が大きく（出力電圧が増加）な
るとパルス幅は小さくなる。逆に、抵抗Ｒ１１の電流が
小さく（出力電圧が減少）なるとパルス幅を大きくなる
。このパルス電圧は、トランジスタＴＲ２１で増幅され
３１の順バイアス回路に加わる。
るとパルス幅は小さくなる。逆に、抵抗Ｒ１１の電流が
小さく（出力電圧が減少）なるとパルス幅を大きくなる
。このパルス電圧は、トランジスタＴＲ２１で増幅され
３１の順バイアス回路に加わる。
一方、３２の電源回路は、トランスＴ１１、ダイオード
Ｄ２１と０２２、コンデンサＣ２１とＣ２２とからなり
直流電圧ｖ１と直流電圧ｖ２を発生させる。この直流電
圧ｖ１はＴＲ２１の順バイアス電圧、直流電圧ｖ２はＴ
Ｒ２３の逆バイアス電圧となる。
Ｄ２１と０２２、コンデンサＣ２１とＣ２２とからなり
直流電圧ｖ１と直流電圧ｖ２を発生させる。この直流電
圧ｖ１はＴＲ２１の順バイアス電圧、直流電圧ｖ２はＴ
Ｒ２３の逆バイアス電圧となる。
いま、制御部２０から出力されるパルス電圧が正極性の
とき、トランジスタｒＲ２１がオンとなりＴＲ２２のベ
ースに電流を流してオンとＬ２てコレクタからは正極性
のパルスを出力してＦＥＴスイッチをオンとする。なお
このとき、ダイオードＤ２３はオンとなり、また、正極
性のパルス電圧によりトランジスタＴＲ２３はオフとな
っている。
とき、トランジスタｒＲ２１がオンとなりＴＲ２２のベ
ースに電流を流してオンとＬ２てコレクタからは正極性
のパルスを出力してＦＥＴスイッチをオンとする。なお
このとき、ダイオードＤ２３はオンとなり、また、正極
性のパルス電圧によりトランジスタＴＲ２３はオフとな
っている。
逆に、制御部２０からくるパルス電圧が負極性のときは
、トランジスタＴＲ２１はオフとなる。このため、順バ
イアス回路３１のＴＲ２２がオフとなってＴＲ２１は切
り離される。このため、電源回路３２からの順バイアス
電圧ｖ１は、２のオンオフ回路に入力しない。しかし、
電圧ν２はＴＲ２３をオンとしＦＥＴスイッチのゲート
に逆バイアスの電圧として加わる。
、トランジスタＴＲ２１はオフとなる。このため、順バ
イアス回路３１のＴＲ２２がオフとなってＴＲ２１は切
り離される。このため、電源回路３２からの順バイアス
電圧ｖ１は、２のオンオフ回路に入力しない。しかし、
電圧ν２はＴＲ２３をオンとしＦＥＴスイッチのゲート
に逆バイアスの電圧として加わる。
この電圧ν２は、ＦＥＴスイッチのオンの時のゲートと
ソース間のキャパシタの充電電圧■ＧＳやオンオフ回路
のトランジスタＴＲ２３の飽和電圧Ｖ ＣＥ （ｓａ
Ｌ）より遥かに大きい値に設定されており、強制的にＦ
ＥＴスイッチをオフとする。このためターンオフ時間の
増加のない、また、ノイズに強い安定なスイッチング動
作が行われる。
ソース間のキャパシタの充電電圧■ＧＳやオンオフ回路
のトランジスタＴＲ２３の飽和電圧Ｖ ＣＥ （ｓａ
Ｌ）より遥かに大きい値に設定されており、強制的にＦ
ＥＴスイッチをオフとする。このためターンオフ時間の
増加のない、また、ノイズに強い安定なスイッチング動
作が行われる。
第３図は、第２図の本発明の一実施例のＦＥＴスイッチ
の動作を示す図である。図に示すように、Ｆ Ｅ Ｔス
イッチがオンからオフ転するときに電圧ｖ２が加わるた
め、ＦＥＴのオンからオフに転する時間とオフからオン
転する時間とが略等しくなり、ＦＥＴスイッチのオン時
間ｔｏｎとＦＥＴスイッチのオフ時間ｔｏｆｆが略等し
くなる。
の動作を示す図である。図に示すように、Ｆ Ｅ Ｔス
イッチがオンからオフ転するときに電圧ｖ２が加わるた
め、ＦＥＴのオンからオフに転する時間とオフからオン
転する時間とが略等しくなり、ＦＥＴスイッチのオン時
間ｔｏｎとＦＥＴスイッチのオフ時間ｔｏｆｆが略等し
くなる。
上記したように本発明によれば、ＦＥＴがオンからオフ
へのターンオフ時間の増加がなくなり、スイッチングの
高速化が可能となる。
へのターンオフ時間の増加がなくなり、スイッチングの
高速化が可能となる。
第１図は本発明の基本構成を示す回路図、第２図は本発
明の一実施例を示す回路図、第３図は本発明の一実施例
のＦＥＴの動作を示す図、 第４図は従来の回路図、 第５図は従来のＦＥＴの動作を示す図、を示す。 図において、 １は直流／直流電圧変換部、 ６は制御回路、 また、ＴＲＩ 、ＴＲ２はトランジスタ、ＴＲ３はＦＥ
Ｔスイッチ、 ｖｌ、ν２は直流電圧、 である。 ／￥発ａ／！、ｑ基３−藷収１氷Ｔロ路１第１図 し苧’４Ｇ）〒−１−プ町ニブｍ（ｊゴｈ ｒ−ｖ ｒ
ｉｒ ｎｒｘゴ第２図 Ｕ芒日Ｊ’ｆ、−％’胞１列肖ばＴスイー、千つ１力作
６ネＴの第３図 堤釆っ回路ｍ 第４図 を哨； ＦＥＴ７Ａｖ＋＾７７咽 快遣／ｌＦＥＴス匈ナオ款ｆ％を氷７の第５図
明の一実施例を示す回路図、第３図は本発明の一実施例
のＦＥＴの動作を示す図、 第４図は従来の回路図、 第５図は従来のＦＥＴの動作を示す図、を示す。 図において、 １は直流／直流電圧変換部、 ６は制御回路、 また、ＴＲＩ 、ＴＲ２はトランジスタ、ＴＲ３はＦＥ
Ｔスイッチ、 ｖｌ、ν２は直流電圧、 である。 ／￥発ａ／！、ｑ基３−藷収１氷Ｔロ路１第１図 し苧’４Ｇ）〒−１−プ町ニブｍ（ｊゴｈ ｒ−ｖ ｒ
ｉｒ ｎｒｘゴ第２図 Ｕ芒日Ｊ’ｆ、−％’胞１列肖ばＴスイー、千つ１力作
６ネＴの第３図 堤釆っ回路ｍ 第４図 を哨； ＦＥＴ７Ａｖ＋＾７７咽 快遣／ｌＦＥＴス匈ナオ款ｆ％を氷７の第５図
Claims (1)
- 【特許請求の範囲】 直流／直流コンバータでスイッチング素子としてＦＥ
Ｔを用いるものにおいて、 ＦＥＴをスイッチングし直流／直流電圧の変換をする直
流／直流電圧変換部（１）と、 該直流／直流電圧変換部（１）の直流出力をパルスに変
換する制御回路（６）と、 該制御回路（６）からくるパルスを入力しＦＥＴをオン
オフ制御するオンオフ回路（ＴＲ２）と、該オンオフ回
路（ＴＲ２）に直流／直流電圧変換部（１）をオンオフ
制御するバイアス電圧を加えるバイアス電圧発生手段（
ＴＲ１）とを設け、 前記バイアス電圧発生手段（ＴＲ１）がオン時に前記オ
ンオフ回路（ＴＲ２）に順バイアスを加え、前記バイア
ス電圧発生手段（ＴＲ１）がオフ時に前記オンオフ回路
（ＴＲ２）に逆バイアスを加えることを特徴とするＦＥ
Ｔ用駆動回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6612388A JPH01238457A (ja) | 1988-03-18 | 1988-03-18 | Ｆｅｔ用駆動回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6612388A JPH01238457A (ja) | 1988-03-18 | 1988-03-18 | Ｆｅｔ用駆動回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01238457A true JPH01238457A (ja) | 1989-09-22 |
Family
ID=13306784
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6612388A Pending JPH01238457A (ja) | 1988-03-18 | 1988-03-18 | Ｆｅｔ用駆動回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01238457A (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS611273A (ja) * | 1984-05-30 | 1986-01-07 | ジーメンス・アクチエンゲゼルシヤフト | 変成器を備えたインバータ回路装置 |
-
1988
- 1988-03-18 JP JP6612388A patent/JPH01238457A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS611273A (ja) * | 1984-05-30 | 1986-01-07 | ジーメンス・アクチエンゲゼルシヤフト | 変成器を備えたインバータ回路装置 |
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