JPH0123811B2 - - Google Patents

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Publication number
JPH0123811B2
JPH0123811B2 JP124681A JP124681A JPH0123811B2 JP H0123811 B2 JPH0123811 B2 JP H0123811B2 JP 124681 A JP124681 A JP 124681A JP 124681 A JP124681 A JP 124681A JP H0123811 B2 JPH0123811 B2 JP H0123811B2
Authority
JP
Japan
Prior art keywords
interrupt
control device
latch
control
erase
Prior art date
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Expired
Application number
JP124681A
Other languages
English (en)
Other versions
JPS57114928A (en
Inventor
Yoshiro Shirayanagi
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Hitachi Ltd
Original Assignee
Hitachi Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Hitachi Ltd filed Critical Hitachi Ltd
Priority to JP124681A priority Critical patent/JPS57114928A/ja
Publication of JPS57114928A publication Critical patent/JPS57114928A/ja
Publication of JPH0123811B2 publication Critical patent/JPH0123811B2/ja
Granted legal-status Critical Current

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    • GPHYSICS
    • G06COMPUTING; CALCULATING OR COUNTING
    • G06FELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/14Handling requests for interconnection or transfer
    • G06F13/20Handling requests for interconnection or transfer for access to input/output bus
    • G06F13/24Handling requests for interconnection or transfer for access to input/output bus using interrupt

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Bus Control (AREA)

Description

【発明の詳細な説明】 本発明は、外部記憶装置などの割込み制御に関
する。
外部記憶装置の一例として、以下、デイスク装
置の場合について説明する。
デイスク装置の媒体(デイスク)上のフオーマ
ツトを決めるコマンドとして、形式書込みコマン
ドがある。このコマンドは、CPUとのデータ転
送の終了後、該当トラツクをインデツクス・マー
カまで消去するものである。
この形式書込み後の消去動作は、デイスク装置
自体で遂行させ、その完了は消去完了割込みの形
で制御装置に報告させるようにして、制御装置や
チヤネルのスループツトの向上に努めるのが普通
である。
一方、形式書込みのCOW(チヤネル制御語)チ
エインは、形式書込みコマンドが最終コマンドと
なつている場合がある。これは、CPUの書込み
バツフア・エリアを早期に解放できるようにする
ためである。この場合、形式書込み後の消去動作
の完了割込みは他の割込み(SEEK,SET,
SECTORなど)と違つてチヤネルに報告すべき
ものではない。(形式書込みコマンドのあとにコ
ントロール系コマンド(NO−OPERATIONな
ど)がチエインされている場合は、消去完了割込
みは次のコマンドを再開するためのタイミングと
して有効であり、チヤネルへ報告すべきものであ
る。) しかして制御装置は、形式書込み後の消去の
際、「消去実行中」という情報をリセツトすると
ともに、デイスク装置側の割込みを抑止(リセツ
ト)するように構成されることが多い。この構成
では、消去完了までに新しい起動が来た場合、次
のいずれかの制御方式を採用している。
1つは、消去完了前に来た起動を中断させる方
式である。この場合、中断した起動を再開させる
ための割込み契機をなくしてしまつているので
(消去完了割込みを抑止してしまつているから)、
制御装置はステータスを監視していて、消去を完
了した時に完了契機を作成してやる必要がある。
もう1つは、消去完了前に来た起動を中断させ
ないで、チヤネルと接続したまま(つまり、チヤ
ネルを拘束したまま)、ステータスを監視して消
去完了をひたすら待つ方式である。
これらいずれの方式を採るにしても、消去完了
前に新しい起動が起ると、チヤネルや制御装置の
スループツトの大幅な低下を招いてしまうことは
明らかであり、その改善が望まれる。
したがつて本発明の目的は、上述の如き問題点
を解消するための割込み制御方式を提供すること
にある。
本発明によれば、上に述べたデイスク装置にお
ける形式書込み後の消去動作のような特定の動作
を、上位制御装置から独立して実行し、その終了
を割込みの形で上位制御装置に報告するデバイス
で、しかも、この終了割込みを上位制御装置側か
ら任意に抑止できる構成のデバイスにおいて、上
位制御装置から任意にセツトできるラツチを設け
る。そして、上記の終了割込みを抑止したのちに
それが必要になつた場合に、上位制御装置から上
記のラツチをセツトすることにより、このラツチ
の出力によつて制御される回路を通じて、上記の
抑止した終了割込みに代る割込みをデバイスで発
生させる。
以下、デイスク装置について本発明の一実施例
を説明する。
図は本発明の一実施例を示す概略ブロツク図で
ある。
18はデイスク装置、1はその上位の制御装置
であり、図示しないチヤネルに接続されている。
今、CCWチエインが形式書込みコマンドで終
つた場合を考える。この場合、前述のようにデイ
スク装置18はそれ自体で形式書込み後の消去動
作を実行する。また制御装置1は、これも前述の
ように、デイスク装置18の消去完了割込みを抑
止する。具体的には、タグデコーダ2が割込みリ
セツト信号10を出すようなタグ信号9をデイス
ク装置18に与える。割込みリセツト信号10が
出ると、消去完了割込み用のラツチ7がリセツト
され、これにより消去完了割込みが抑止される。
これと同時に、割込み制御用ラツチ3もリセツト
されるので、その出力12によりアンドゲート5
の出力14も抑止される。
このように消去完了割込みを抑止すれば、消去
動作が終了した段階でも割込みが制御装置1に返
らないので、制御装置1はデイスク装置に起動が
ない限り、消去後の後処理は不要であり、制御装
置のスループツトを低下させることがない。ここ
までは、前述の従来技術と変るところはない。
一方、消去動作の完了前にデイスク装置への新
しい起動が発行された場合、制御装置1はその起
動を一時中断し(デバイス・ビジーまたはコマン
ド再試行)、割込みセツトのタグ信号をを発行す
る。これにより、タグデコーダ2の割込みセツト
信号11が出て割込み制御用ラツチ3をセツトす
る。したがつて、インデツクス・マーカの直前で
セクタ・カウンタ4からセクタ・パルス13が出
ると、これがアンドゲート5の出力パルス14と
して伝播し、割込みラツチ6をセツトする。この
ラツチ6の出力15がオアゲート8を通じて割込
み信号17として制御装置1に送られる。つま
り、消去完了割込み(信号16)の代りに、ラツ
チ6の出力信号15が消去完了割込みとして制御
装置1に返される。制御装置1は、信号17を受
けると消去動作が完了したと判断して、中断した
起動の再開をチヤネルに要求する。
このように、制御装置は、形式書込み後に割込
みを無条件にリセツトし、消去完了までに起動が
なければ格別な後処理を行なわず、また消去完了
前に新しい起動があつた場合は、それを一時中断
し、割込み制御用ラツチをセツトするだけで、そ
の後はシーク動作などの他の割込み処理と同様の
処理を行なうことができる。したがつて、本発明
のによれば、割込み制御を簡素化でき、また制御
装置およびチヤネルのスループツトの向上に寄与
できるなどの効果が得られる。
なお、本発明は、デイスク装置以外の外部記憶
装置などのデバイス類にも、必要に応じて適用で
きることは言うまでもない。
【図面の簡単な説明】
図は本発明の一実施例を示す概略ブロツク図で
ある。 1……制御装置、2……ダグデコーダ、3……
割込み制御用ラツチ、4……セレクタ・カウン
タ、5……アンドゲード、6……割込みラツチ、
7……消去完了割込み用ラツチ、8……オアゲー
ト、18……デイスク装置。

Claims (1)

    【特許請求の範囲】
  1. 1 制御装置の制御のもとにデータの書込みを行
    い、データの書込み終了後に該制御装置から独立
    して消去動作を実行し、その完了を割込みの形で
    該制御装置に報告し、またこの消去動作の完了割
    込みを該制御装置から任意にリセツトできる構成
    の磁気デイスク装置に、前記制御装置から任意に
    セツトすることのできるラツチを設け、該制御装
    置が消去動作完了割込みをリセツトした後に、該
    磁気デイスク装置への新たな起動命令が発行され
    たとき、前記制御装置から前記ラツチをセツトす
    ることにより、該ラツチの出力で消去動作完了割
    込みに代る割込みを当該磁気デイスク装置で発生
    させることを特徴とする割込み制御方式。
JP124681A 1981-01-09 1981-01-09 Interruption controller Granted JPS57114928A (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP124681A JPS57114928A (en) 1981-01-09 1981-01-09 Interruption controller

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JP124681A JPS57114928A (en) 1981-01-09 1981-01-09 Interruption controller

Publications (2)

Publication Number Publication Date
JPS57114928A JPS57114928A (en) 1982-07-17
JPH0123811B2 true JPH0123811B2 (ja) 1989-05-09

Family

ID=11496085

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JP124681A Granted JPS57114928A (en) 1981-01-09 1981-01-09 Interruption controller

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