JPH01233910A - Pwm circuit - Google Patents
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Abstract
Description
【発明の詳細な説明】
〔産業上の利用分野］
この発明は、入力ディジタルデータに応じた時間幅を持
つパルスを発生するＰＷＭ （Ｐｕｌｓｅ Ｗｉｄｔｈ
Ｍｏｄｕｌａｔｉｏｎ）回路において、ｎビットの被
変換ディジタルデータを上位および下位側ビットに分割
してＰＷＭを行う場合に、ＰＷＭ出力に対する下位側ビ
ットのデータの補正を簡略化したものに関する。[Detailed Description of the Invention] [Industrial Application Field] The present invention relates to a PWM (Pulse Width
The present invention relates to a circuit that simplifies the correction of lower bit data with respect to the PWM output when n-bit digital data to be converted is divided into upper and lower bits and PWM is performed in the modulation circuit.
ＰＷＭ回路は、その出力が入力ディジタルデータの大き
さに応じた時間幅を持つので、平滑用低域通過フィルタ
（ＬＰＦ）を組み合わせて、入力ディジタルデータをア
ナログデータに変換するＰＷＭ型Ｄ／り変換回路として
利用される。Since the output of a PWM circuit has a time width that corresponds to the size of the input digital data, PWM type D/reconversion is used in combination with a smoothing low-pass filter (LPF) to convert the input digital data into analog data. Used as a circuit.
従来、このようなり／Ａ変換回路を用いた場合、ＰＷＭ
カウンタのクロックパルス周波数をｆＣＫとすると、Ｐ
ＷＭ周波数ｆ ＰＷＭは、ＣＦ、ＩＭ −ｆ ｃｘ／２
″となるため、データのビット数ｎが大きくなるに従っ
て、ＰＷＭ周波数が低下し、ＬＰＦの時定数を大きくし
なければならない。Conventionally, when using such a /A conversion circuit, PWM
If the clock pulse frequency of the counter is fCK, then P
WM frequency f PWM is CF, IM −f cx/2
'' Therefore, as the number of data bits n increases, the PWM frequency decreases, and the time constant of the LPF must be increased.
そこで、ｎビットの被変換データを上位側ｍビットと、
下位側（ｎ−ｍ）ビットとに分割し、上位側ｍビットに
ついてＰＷＭを行い、そのＰＷＭ出力に下位側（ｎ−ｍ
）ビットのデータによる補正を行う方式が取られて来た
。すなわち、ＰＷＭ出力に対する下位側（ｎ−ｍ）ビッ
トのデータ補正として、２′−１のＰＷＭ出力中に下位
側（ｎ −ｍ）ビットのデータ数だけＰＷＭの１分解能
分（１ビツト分）の補正を行うのである。Therefore, the n bits of data to be converted are converted into the upper m bits,
PWM is performed on the upper m bits, and the PWM output is divided into the lower side (n-m) bits.
) A method has been adopted in which correction is performed using bit data. That is, as a data correction for the lower (n-m) bits of the PWM output, one PWM resolution (one bit) is corrected by the number of lower (n-m) bits of data during the 2'-1 PWM output. It is a correction.
第４図は、このＰＷＭ回路の一例を示す。FIG. 4 shows an example of this PWM circuit.
Ｄ、、は、ｎビットの被変換ディジタルデータの中の上
位側ｍビットの被変換データ、Ｄ ｎ −Ｍは下位側（
ｎ−ｍ）ビットの被変換データを表す。ｎビットのディ
ジタルデータの分割に対応してｍおよび（ｎ−ｍ）ビッ
トのカウンタ２．４が設置され、周波数ｆ ＣＫのクロ
ックパルスＣＬＫが計数される。D, , is the data to be converted of the upper m bits of the n bits of digital data to be converted, and D n −M is the data to be converted of the lower side (
n−m) bits of data to be converted. Corresponding to the division of n-bit digital data, m- and (n-m)-bit counters 2.4 are installed to count clock pulses CLK of frequency fCK.
各カウンタ２．４および被変換データＤ、、Ｄ １ｌ−
Ｉｌ＋に対応して大小比較器６．８が設置され、大小比
較器６で被変換データＤ６とカウンタ２の計数出力とが
比較され、大小比較器８で被変換データＤｏ１とカウン
タ４の計数出力とが比較される。各大小比較器６．８の
比較出力は、１ビツト変調回路１０に加えられて変調が
行われ、出力端子１２からＰＷＭ出力が得られる。Each counter 2.4 and the converted data D, , D 1l-
A magnitude comparator 6.8 is installed corresponding to Il+, the magnitude comparator 6 compares the converted data D6 and the count output of the counter 2, and the magnitude comparator 8 compares the converted data Do1 with the count output of the counter 4. are compared. The comparison output of each magnitude comparator 6.8 is applied to a 1-bit modulation circuit 10 for modulation, and a PWM output is obtained from an output terminal 12.
第５１図は、このＰＷＭ回路の動作を示しており、Ｑは
ｍビットのカウンタ２の出力の計数値、Ｄｆｆｉは上位
側ｍビットデータ、Ｒは（ｎ−ｍ）ビットのカウンタ４
の反転計数値、Ｄ ｎ−１１は下位側（ｎ−ｍ）ビット
データ、ＳはＰＷＭ出力、Ｔ、工はＰＷＭ変換周期を表
す。下位側（ｎ−ｍ）ビットデータと、カウンタ４の反
転計数値とを比較し、その大小関係からＰＷＭ出力の補
正を行う。すなわち、カウンタ４の反転計数値〈下位側
（ｎ−ｍ）ビットデータのとき、ＰＷＭ出力に対してク
ロックパルスのパルス幅＋１の補正を行い、カウンタ４
０反転計数値〉下位側（ｎ−ｍ）ビットデータのとき、
ＰＷＭ出力に対する補正は無い。第５図のＳに示すＰＷ
Ｍ出力では、パルスＰ、、Ｐ、 ・・・にパルス幅＋
１の補正が行われている。FIG. 51 shows the operation of this PWM circuit, where Q is the count value of the output of m-bit counter 2, Dffi is the upper m-bit data, and R is the (n-m)-bit counter 4.
, Dn-11 is the lower (n-m) bit data, S is the PWM output, and T and T are the PWM conversion period. The lower (nm) bit data is compared with the inverted count value of the counter 4, and the PWM output is corrected based on the magnitude relationship. That is, when the inverted count value of the counter 4 is the lower (nm) bit data, the PWM output is corrected by the pulse width of the clock pulse + 1, and the counter 4
0 inversion count value>lower side (nm) bit data,
There is no correction for PWM output. PW shown in S in Figure 5
For M output, pulse width +
1 correction has been made.
［発明が解決しようとする課題］
ところで、このような方式を取ると、ＰＷＭ出力周波数
ｆ ＰＷＭは、ｆ ｐｗｓ ＝ ｆ ＣＫ／ ２ ’″
（ただしｍ＜ｎである）となり、ＰＷＭ出力周波数ｆ
エイは２ ＋″−ｍ） だけ高くなり、ＬＰＦの時定数
が小さくなるなど、設計が容易になる利点があるが、大
小比較器６．８の規模が太き（なるという欠点があった
。[Problems to be Solved by the Invention] By the way, if such a method is adopted, the PWM output frequency f PWM is f pws = f CK/2'''
(However, m<n), and the PWM output frequency f
There are advantages in that the design becomes easier, such as the ray becomes higher by 2 +''-m) and the time constant of the LPF becomes smaller, but there is a disadvantage in that the scale of the magnitude comparator 6.8 is large.
そこで、この発明は、大小比較器の簡略化を目的とする
。Therefore, an object of the present invention is to simplify the magnitude comparator.
［課題を解決するための手段］
この発明のＰＷＭｌ路は、第１図に示すように、ｎビッ
トの被変換データに対する上位側ｍビットおよび下位側
（ｎ−ｍ）ビットの分割に対応して設置されたｍビット
の第１のカウンタ１４および（ｎ−ｍ）ビットの第２の
カウンタ１６と、上位側ｍビットの被変換データと第１
のカウンタ１４の計数出力とを比較する第１の比較手段
（大小比較器１８）と、第２のカウンタ１６の計数出力
を組み合わせて補正パターンを形成する補正パターン発
生手段（補正パターン発生回路２２）と、補正パターン
と下位側（ｎ−ｍ）ビットの被変換データとを比較して
補正制御信号を得る第２の比較手段（大小比較器２０）
と、第１の比較手段（大小比較器１８）の出力に応じて
上位側ｍビットの被変樽データに対する変調出力ととも
に補正変調出力を発生する変調手段（１ビツト変調回路
３６）と、各変調出力の通過を補正制御信号に応じて制
御されて上位側ｍビットのＰＷＭ出力に下位側（ｎ−ｍ
）ビットの被変換データによる補正を施すアナログスイ
ッチ３８．４０とを備えたものである。[Means for Solving the Problem] As shown in FIG. 1, the PWM path of the present invention corresponds to division of n-bit converted data into upper m bits and lower (n−m) bits. The installed m-bit first counter 14 and (n-m)-bit second counter 16, the upper m-bit converted data, and the first
A first comparison means (a magnitude comparator 18) that compares the count output of the counter 14 with the count output of the second counter 16, and a correction pattern generation means (correction pattern generation circuit 22) that forms a correction pattern by combining the count output of the second counter 16. and a second comparing means (a magnitude comparator 20) which obtains a correction control signal by comparing the correction pattern and the converted data of the lower (nm) bits.
and a modulation means (1-bit modulation circuit 36) that generates a modulation output and a corrected modulation output for the upper m bits of the variable barrel data according to the output of the first comparison means (the magnitude comparator 18); The passage of the output is controlled according to the correction control signal, and the PWM output of the upper m bits is connected to the lower side (n-m
) bits of data to be converted.
〔作 用］
このように構成すると、ｎビットの被変換データを上位
側ｍビット、下位側（ｎ−ｍ）ビットに分割し、上位側
ｍビットの被変換データと第１のカウンタ１４の計数出
力とを比較して上位側ｍビットの変調信号が得られる。[Operation] With this configuration, the n-bit converted data is divided into upper m bits and lower (n-m) bits, and the upper m bits of converted data and the count of the first counter 14 are divided. A modulation signal of the upper m bits is obtained by comparing the output.
また、第２のカウンタ１６の計数出力を組み合わせて補
正パターンを形成し、この補正パターンと下位側（ｎ−
ｍ）ビットの被変換データとを比較して１ビット変調信
号が得られる。Further, a correction pattern is formed by combining the count outputs of the second counter 16, and this correction pattern and the lower side (n-
A 1-bit modulated signal is obtained by comparing the m) bits of converted data.
上位側ｍビットの変調信号は変調手段（１ビツト変調回
路３６）に加えられて、上位側ｍビットの変調出力とと
もに補正変調出力が得られる。各変調出力は、アナログ
スイッチ３日、４０に加えられ、１ビット変調信号によ
って信号の通過が制御される。この結果、上位側ｍビッ
トのＰＷＭ出力に下位側（ｎ−ｍ）ビットの被変換デー
タの補正が行われる。The modulation signal of the upper m bits is applied to the modulation means (1-bit modulation circuit 36), and a corrected modulation output is obtained together with the modulation output of the upper m bits. Each modulated output is applied to an analog switch 3, 40, and the passage of the signal is controlled by a 1-bit modulated signal. As a result, the PWM output of the upper m bits is corrected for the lower (n−m) bits of the converted data.
第１図は、この発明のＰＷＭ回路の実施例を示す。 FIG. 1 shows an embodiment of the PWM circuit of the present invention.
ｎビットの被変換データは上位側ｍビット、下位側（ｎ
−ｍ）ビットに分割され、たとえば、被変換データが１
０ビツトで構成されている場合を例に取ると、ＤＰＡ、
ＤＰＢ、ＤＰＣ，ＤＰＤ、ＤＰＥは上位側５ビツトの被
変換データ、ＤＰＦ、ＤＰＧ、ＤＰＨ，ＤＰ Ｉ、ＤＰ
Ｊは下位側５ビツトの被変換データを表す。The data to be converted of n bits has m bits on the upper side and m bits on the lower side (n
- m) bits, for example, the data to be converted is divided into 1
Taking the case where it is configured with 0 bits as an example, DPA,
DPB, DPC, DPD, DPE are upper 5-bit converted data, DPF, DPG, DPH, DP I, DP
J represents the lower 5 bits of data to be converted.
ｎビットの被変換データに対する上位側ｍビットおよび
下位側（ｎ−ｍ）ビットの分割に対応して設置されたｍ
ビ・ントの第１のカウンタ１４および（ｎ−ｍ）ビット
の第２のカウンタ１６が設置されている。m installed corresponding to the division of n bits of converted data into upper m bits and lower (n-m) bits.
A first counter 14 of bits and a second counter 16 of (n-m) bits are provided.
そｑで、上位側５ピントの被変換データＤＰＡ〜ＤＰＥ
は、第１の比較手段として設置された大小比較器１８に
加えられて第１のカウンタ１４がらの計数出力ＦＳＣ４
Ｂ、ＦＳＣ８Ｂ、ＦＳＣ１６Ｂ、ＦＳＣ３２Ｂ、ＦＳＣ
６４Ｂと突き合わされて大小比較が行われる。この大小
比較器１８はビット数５に応じたＮＡＮＤ回路１８１１
１８２．１８３．１８４．１８５とともにＡＮＤ回路１
８６を備え、各ＮＡＮＤ回路１８１〜１８５の出力をＡ
ＮＤ回路１８６に加えて論理積を取るように構成されて
いる。Then, the data to be converted from the upper 5 pins DPA to DPE
is added to the magnitude comparator 18 installed as a first comparing means, and the count output FSC4 from the first counter 14 is
B, FSC8B, FSC16B, FSC32B, FSC
64B to compare the size. This magnitude comparator 18 is a NAND circuit 1811 corresponding to the number of bits 5.
AND circuit 1 with 182.183.184.185
86, the output of each NAND circuit 181 to 185 is
In addition to the ND circuit 186, it is configured to perform logical product.
また、下位側５ビツトの被変換データＤＰＦ〜ＤＰＪは
、第２の比較手段として設置された大小比較器２０に加
えられ、補正パターン発生回路２２からの補正パターン
出力ＢＰＡ、、ＢＰＢ、ＢＰＣ，ＢＰＤ、ＢＰＥと突き
合わされて大小比較が行われる。この大小比較器２０は
ビット数５に応じたＡＮＤ回路２０１．２０２．２０３
．２０４．２０５、ＮＯＲ回路２０６．２０７および負
入力のＯＲ回路２０８を備え、ＡＮＤ回路２０１〜２０
３の論理積出力をＮＯＲ回路２０６、ＡＮＤ回路２０４
．２０５の論理積出力をＮＯＲ回路２０７に加え、各Ｎ
ＯＲ回路２０６．２０７の出力をＯＲ回路２０８を通し
て得るようにしたものである。Further, the lower 5 bits of the converted data DPF to DPJ are added to a magnitude comparator 20 installed as a second comparing means, and the correction pattern outputs BPA, BPB, BPC, BPD from the correction pattern generation circuit 22 are , BPE to compare the size. This magnitude comparator 20 is an AND circuit 201, 202, 203 according to the number of bits 5.
．． 204, 205, NOR circuits 206, 207, and negative input OR circuit 208, AND circuits 201 to 20
The logical product output of 3 is sent to the NOR circuit 206 and the AND circuit 204.
．． 205 is added to the NOR circuit 207, and each N
The outputs of the OR circuits 206 and 207 are obtained through an OR circuit 208.
そして、カウンタ１４．１６には、クロックパルスＦＳ
Ｃが加えられ、上位側ｍビットのカウンタ１４では、第
３図のＡに示す計数出力が得られ、Ｄｌは上位側ｍビッ
トデータ、この場合、上位側５ビツトのデータを表し、
Ｔ、工はＰＷＭ変換周期を表す。また、カウンタ１６に
は、第３図のＢ〜Ｇに示すような計数出力が得られる。The counters 14 and 16 contain clock pulses FS.
C is added, and the upper m-bit counter 14 obtains the counting output shown in A in FIG. 3, and Dl represents the upper m-bit data, in this case, the upper 5-bit data.
T and t represent the PWM conversion period. Further, the counter 16 provides counting outputs as shown in B to G in FIG.
補正パターン発生回路２２は、第２図に示すように、カ
ウンタ１４．１６の中の下位側（ｎ−ｍ）ビットのカウ
ンタ１６の計数出力を組み合わせて補正パターンを形成
する。すなわち、カウンタ１６から得られた各計数出力
は選択的に組み合わされ、インバータ２２１を通して、
第３図のＩに示す補正パターン信号ＢＰＡ、ＮＡＮＤ回
路２２２．２２３．２２４を通して、第３図のＪ、Ｋ、
Ｍに示す補正パターン信号ＢＰＢ、ＢＰＣ１ＢＰＤ、Ａ
ＮＤ回路２２５を通して、第３図のＮに示す補正パター
ン信号ＢＰＥが得られる。As shown in FIG. 2, the correction pattern generation circuit 22 forms a correction pattern by combining the count outputs of the lower (nm) bits of the counters 14 and 16. That is, each count output obtained from the counter 16 is selectively combined and passed through the inverter 221.
Through the correction pattern signal BPA shown in I in FIG. 3, NAND circuits 222, 223, and 224,
Correction pattern signals BPB, BPC1BPD, A shown in M
A correction pattern signal BPE shown at N in FIG. 3 is obtained through the ND circuit 225.
また、Ｔ−フリップフロップ回路（Ｔ−、ＦＦ）２４お
よびＤ−フリップフロップ回路（Ｄ−ＦＦ）２６は微分
回路を構成し、前段のＴ−ＦＦ２４のタイミング人力Ｔ
には、クロックパルスＦＳＣ６４がインバータ２８を通
して反転されて加えられ、反転タイミング入力下には、
クロックパルスＦＳＣ６４が直接加えられている。この
クロックパルスＦＳＣ６４は、クロックパルスＦＳＣを
６４で除したものであり、クロックパルスＦＳＣの６４
分周によって決定され、クロックパルスＥＳＣ２に対し
、ＦＳＣ６４＝ＦＳＣ２／２５ （−２１）の関係を持
ち、クロックパルスＦＳＣ２はクロックパルスＦＳＣに
対し、ＦＳＣ２＝ＦＳＣ／２の関係を持っている。Further, the T-flip-flop circuit (T-, FF) 24 and the D-flip-flop circuit (D-FF) 26 constitute a differentiating circuit, and the timing of the T-FF 24 in the previous stage is
, the clock pulse FSC64 is inverted and applied through the inverter 28, and under the inverted timing input,
Clock pulse FSC64 is applied directly. This clock pulse FSC64 is the clock pulse FSC divided by 64, which is the clock pulse FSC divided by 64.
It is determined by frequency division, and has a relationship of FSC64=FSC2/25 (-21) with respect to clock pulse ESC2, and a relationship of FSC2=FSC/2 with respect to clock pulse FSC.
Ｄ−ＦＦ２６のクロック人力Ｃ，でには、インバータ３
０．３２の双方またはインバータ３０のみを介してクロ
ックパルスＦＳＣ２が加えられている。Ｔ−ＦＦ２４の
出力Ｑは、Ｄ−ＦＦ２６のデータ人力りとなり、Ｄ−Ｆ
Ｆ２６の出力ＱがＴ−ＦＦ２４のリセット人力Ｒとなっ
ている。D-FF26 clock C, then inverter 3
Clock pulse FSC2 is applied via both 0.32 or only inverter 30. The output Q of T-FF24 becomes the data output of D-FF26, and becomes D-F
The output Q of the F26 serves as the human power R for resetting the T-FF24.
そして、Ｄ−ＦＦ２６の反転出力可は、ＰＷＭ出力を取
り出すためのＳＲ−フリップフロップ回路（ＳＲ−ＦＦ
）３４のセット人力Ｓに加えられている。５Ｒ−ＦＦ３
４は、ＮＡＮＤ回路３４１．３４２から構成されている
。The inverted output of D-FF26 is enabled by the SR-flip-flop circuit (SR-FF) for extracting the PWM output.
) has been added to 34 set manpower S. 5R-FF3
4 is composed of NAND circuits 341 and 342.
そして、大小比較器１８の比較出力は、上位側ｍビット
の変調信号を表し、１ビツト変調回路３６に加えられて
いる。１ビツト変調回路３６は、Ｉ）−ＦＦ３６１．３
６２を以て構成されている。The comparison output of the magnitude comparator 18 represents the modulation signal of the upper m bits, and is applied to the 1-bit modulation circuit 36. The 1-bit modulation circuit 36 is I)-FF361.3
62.
各Ｄ−ＦＦ３６１．３６２のクロック人力Ｃには、クロ
ックパルスＦＳＣ２がインバータ３０．３２を通して加
えられ、また、クロック入力でにはインバータ３０のみ
を介して反転されたＦＳＣ２が加えられている。A clock pulse FSC2 is applied to the clock input C of each D-FF 361, 362 through an inverter 30, 32, and an inverted FSC2 is applied only through the inverter 30 at the clock input.
各Ｄ−ＦＦ３６１．３６２の反転出力頁は、アナログス
イッチ３日、４０を通して結合された後、５Ｒ−ＦＦ３
４のリセット人力Ｒとなっている。The inverted output page of each D-FF361.362 is combined through the analog switch 3, 40, and then 5R-FF3
4 reset human power R.
そして１、アナログスイッチ３８．４０の制御入力には
、大小比較器２０で得られた第３図の○に示す１ビット
変調信号として補正制御信号ＣＰが直接またはインバー
タ４２で反転されて加えられている。1. A correction control signal CP is applied directly or inverted by an inverter 42 as a 1-bit modulation signal shown in FIG. There is.
補正制御信号ＣＰは、高低（Ｈ／Ｌ）２レベルのディジ
タル信号で与えられるが、Ｈレベル区間で補正、Ｌレベ
ル区間で補正無しを表す。この結果、第３図のＰに示す
ＰＷＭ出力に対して補正制御信号ＣＰのＨレベル区間で
補正が行われ、補正部分では各パルスの立下り時点がク
ロックパルスＦＳＣ２の１パルス幅分だけ増加すること
になる。The correction control signal CP is given as a two-level digital signal, high and low (H/L), with an H level section indicating correction and an L level section indicating no correction. As a result, the PWM output shown at P in FIG. 3 is corrected in the H level section of the correction control signal CP, and in the correction portion, the falling point of each pulse is increased by one pulse width of the clock pulse FSC2. It turns out.
第３図のＰでは、パルスＰ＋ 、Ｐｘ 、Ｐｓ 、Ｐｂ
・・・について１ビツトの補正が行われており、補正さ
れたＰＷＭ出力が出力端子４４から取り出される。At P in FIG. 3, pulses P+, Px, Ps, Pb
. . , a 1-bit correction is performed, and the corrected PWM output is taken out from the output terminal 44.
［発明の効果］
以上説明したように、この発明によれば、ｎビットの被
変換データを上位側ｍビット、下位側（ｎ−ｍ）ビット
に分割し、上位側ｍビットの被変換データと第１のカウ
ンタの計数出力とを比較して上位側ｍビットの変調信号
が得られるとともに、第２のカウンタの計数出力を組み
合わせて補正パターンが形成され、この補正パターンと
下位側（ｎ−ｍ）ビットの被変換データとを比較して補
正制御信号を得て、これを上位側ｍビット変調出力およ
び補正出力を取り出すアナログスイッチの制御信号に用
いたので、上位側ｍビットのＰＷＭ出力に下位側（ｎ−
ｍ）ビットの被変換データの補正を行うことができ、従
来のＰＷＭ回路に比較して、大小比較器の構成を簡略化
できるなどの効果が得られる。[Effects of the Invention] As explained above, according to the present invention, n-bit converted data is divided into upper m bits and lower (n-m) bits, and the converted data is divided into upper m bits of converted data. A modulation signal of the upper m bits is obtained by comparing the counting output of the first counter, and a correction pattern is formed by combining the counting output of the second counter. ) bits to be converted data to obtain a correction control signal, and this was used as a control signal for an analog switch that takes out the upper m-bit modulated output and the correction output. side (n-
m) It is possible to correct the data to be converted of bits, and compared to the conventional PWM circuit, effects such as the ability to simplify the configuration of the magnitude comparator can be obtained.
第１図はこの発明のＰＷＭ回路の実施例を示すブロック
図、第２図は第１図に示したカウンタおよび補正パター
ン発生回路を示すブロック図、第３図は第１図に示した
ＰＷＭ回路の動作を示す図、第４図は従来のＰＷＭ回路
を示すブロック図、第５図は第４図に示したＰＷＭ回路
の動作を示す図である。
１４・・・第１のカウンタ
１６・・・第２のカウンタ
１８・・・大小比較器（第１の比較手段）２０・・・大
小比較器（第２の比較手段）２２・・・補正パターン発
生回路（補正パターン発生手段）
３６・・・１ビツト変調回路（変調手段）３８．４０・
・・アナログスイッチFIG. 1 is a block diagram showing an embodiment of the PWM circuit of the present invention, FIG. 2 is a block diagram showing the counter and correction pattern generation circuit shown in FIG. 1, and FIG. 3 is the PWM circuit shown in FIG. 1. 4 is a block diagram showing a conventional PWM circuit, and FIG. 5 is a diagram showing the operation of the PWM circuit shown in FIG. 4. 14... First counter 16... Second counter 18... Magnitude comparator (first comparing means) 20... Magnitude comparator (second comparing means) 22... Correction pattern Generation circuit (correction pattern generation means) 36...1 bit modulation circuit (modulation means) 38.40.
・Analog switch
Claims (1)
下位側（ｎ−ｍ）ビットの分割に対応して設置されたｍ
ビットの第１のカウンタおよび（ｎ−ｍ）ビットの第２
のカウンタと、 上位側ｍビットの被変換データと第２のカウンタの計数
出力とを比較する第１の比較手段と、第１のカウンタの
計数出力を組み合わせて補正パターンを形成する補正パ
ターン発生手段と、前記補正パターンと下位側（ｎ−ｍ
）ビットの被変換データとを比較して補正制御信号を得
る第２の比較手段と、 第１の比較手段の出力に応じて上位側ｍビットの被変換
データに対する変調出力とともに補正変調出力を発生す
る変調手段と、 各変調出力の通過を前記補正制御信号に応じて制御され
て上位側ｍビットのＰＷＭ出力に下位側（ｎ−ｍ）ビッ
トの被変換データによる補正を施すアナログスイッチと
を備えたＰＷＭ回路。[Claims] m installed corresponding to the division of n bits of converted data into upper m bits and lower (n-m) bits.
A first counter of bits and a second counter of (n-m) bits.
a counter, a first comparing means for comparing the converted data of the upper m bits and the counting output of the second counter, and a correction pattern generating means for forming a correction pattern by combining the counting output of the first counter. , the correction pattern and the lower side (n-m
) bits of the converted data to obtain a correction control signal; and according to the output of the first comparison means, generates a corrected modulated output along with a modulated output for the upper m bits of the converted data. and an analog switch for controlling the passage of each modulated output according to the correction control signal and correcting the PWM output of the upper m bits by the data to be converted of the lower (nm) bits. PWM circuit.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63061139A JP2732510B2 (en) | 1988-03-15 | 1988-03-15 | PWM circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63061139A JP2732510B2 (en) | 1988-03-15 | 1988-03-15 | PWM circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01233910A true JPH01233910A (en) | 1989-09-19 |
| JP2732510B2 JP2732510B2 (en) | 1998-03-30 |
Family
ID=13162460
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63061139A Expired - Fee Related JP2732510B2 (en) | 1988-03-15 | 1988-03-15 | PWM circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2732510B2 (en) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57155833A (en) * | 1981-03-23 | 1982-09-27 | Toshiba Corp | Digital-to-analog converting circuit |
| JPS6245217A (en) * | 1985-08-23 | 1987-02-27 | Hitachi Tsushin Syst Kk | Pulse width modulation circuit |
-
1988
- 1988-03-15 JP JP63061139A patent/JP2732510B2/en not_active Expired - Fee Related
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57155833A (en) * | 1981-03-23 | 1982-09-27 | Toshiba Corp | Digital-to-analog converting circuit |
| JPS6245217A (en) * | 1985-08-23 | 1987-02-27 | Hitachi Tsushin Syst Kk | Pulse width modulation circuit |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2732510B2 (en) | 1998-03-30 |
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