JPH01231026A

JPH01231026A - 垂直走査回路

Info

Publication number: JPH01231026A
Application number: JP5597188A
Authority: JP
Inventors: Nobuaki Kabuto; 展明甲; Sakae Someya; 染谷　栄; Masaaki Kitajima; 雅明北島; Shinji Tanaka; 伸児田中; Yoshiyuki Kaneko; 好之金子
Original assignee: Hitachi Ltd; Hitachi Microcomputer Engineering Ltd
Current assignee: Hitachi Microcomputer System Ltd; Hitachi Ltd
Priority date: 1988-03-11
Filing date: 1988-03-11
Publication date: 1989-09-14

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔産業上の利用分野］本発明はアクティブマトリクス方式液晶表示装置に係り
、特に、各液晶セルに加わる直流電圧成分を軽減するの
に好適な３値出力の垂直走査回路に関するものである。

〔従来の技術〕

アクティブマトリクス方式液晶表示装置において、液晶
パネルの各液晶セルを駆動する際、液晶セルに直流電圧
成分が加わると、黒しみや黒むらが生したり、フリッカ
や焼付は等を起こしたりして、良好な液晶画像表示が安
定に得られないと言う問題があった。

この様に、液晶パネルの液晶セルに直流電圧成分が加わ
る場合としては、例えば、次のような場合があった。

第９図は従来の液晶パネルを示す回路図である。

第９図に示すように、従来の液晶パネル５は、緬にドレ
インハス（信号電極）ＤＪ、横にゲートハス（走査電極
）Ｇ＋　（ｉ、ｊ＝１．２，３．・・・）が配線され、
これら配線が交差する部分に、画素トランジスタ３１、
液晶セル３２を設けて１画素を形成している。尚、３４
は画素トランジスタ３１のゲート・ソース間の寄生容量
を等測的に示したものであり、また、３５は画素トラン
ジスタ３１のソース、即ち、画素電極を、３６は対向共
通電極をそれぞれ示している。

第９図に示すドレインバスＤ、には正極性の画像信号と
負極性の画像信号とがフィールド毎に交互に入力される
。そして、ゲートバスＧ、に順次ゲートパルスを印加す
ることにより、各液晶セルが駆動される。

例えば、第１行ゲートハスＧ１にゲートパルスが印加さ
れると、画素トランジスタ３１がオンして、第１列ドレ
インハスＤ、に入力された画像信号が画素トランジスタ
３１を介して画素電極３５に供給され、液晶セル３２の
容量成分に保持される。この時、画像トランジスタ３１
がオフした後も、画素電極３５の電位は、供給された画
像信号の電位と等しくなっていなければならないが、画
像ｌ・ランジスタ３１がオフする際、第１行ゲートバス
Ｇ１の電位の変化が寄生容量３４を通して画素電極３５
の電位に変化を与え、その結果、画素電極３５の電位は
供給された画像信号の電位よりも幾分下がってしまう。

従って、画素電極３５にフィールド毎に正極性の画像信
号と負極性の画像信号とを交互に供給して、液晶セル３
２の交流駆動を行ったとしても、上記の如く、寄生容量
３４によって画素電極３５の電位は供給された画像信月
の電位より幾分下がった電位となってしまうので、液晶
セル３２には常に直流電圧成分が加わることになる。

そこで、液晶セルに直流電圧成分が加わらないよう、液
晶セルの完全交流駆動化を実現するために、従来では、
例えば、特開昭６０−８７３９３号公報の第９図等にお
いて開示されているように、各液晶セルにそれぞれ付加
容量を付加し、各ゲートバスに、ゲートパルスと共に８
亥ゲートパルスと同期してこれと逆穫性の補償パルスを
流し、該補償パルスを前記付加容量を介して液晶セルに
印加して、寄生容量による画素電極の電位変化を打ち消
すと言う方法があった。

〔発明が解決しようとする課題〕

上記した既提案例においては、各走査電極に流すゲート
パルス及び補償パルスとして、どのような信号を流せば
良いかについては述べられていたが、これらゲートパル
ス及び補償パルスを作成して各走査電極に出力するため
の垂直走査回路の具体的な構成等については開示されて
いなかった。

そこで、本発明の目的は、上記した従来技術の問題点を
解決し、液晶セルの完全交流駆動化が可能な垂直走査回
路を具体的に実現することにある。

〔課題を解決するための手段〕

上記した目的を達成するために、本発明では、液晶パネ
ルの各走査電極にそれぞれ対応して接続され、それぞれ
３個以上のアナログスイッチから成り、入力される少な
くとも第１乃至第３の３つの固定電位のうち一つの固定
電位を、接続された走査電極に駆動電圧として出力する
複数のスイッチ手段と、複数の段数を有する１個以上の
シフトレジスタと、前記スイッチ手段それぞれと対応し
て設けられ、前記シフトレジスタの各段の出力の何れか
に各々接続される複数の制？Ｉ１１回路と、で構成し、
奇数番目の走査電極に接続されたスイッチ手段と対応す
る制御回路には第１の制御信号を、偶数番目の走査電極
に接続されたスイッチ手段と対応する制御回路には第２
の制御信号をそれぞれ供給するようにした。

〔作用〕

前記制御回路は、それぞれ、接続された前記シフトレジ
スタの出力から得られる信号が第１の状態にある時には
、対応する前記スイッチ手段を制御して、該スイッチ手
段の少なくとも１個のアナログスイッチを導通させるこ
とにより、前記第１の固定電位を出力させ、また、接続
された前記シフトレジスタの出力から得られる信号が第
２の状態にある時には、対応する前記スイッチ手段を制
御して、各々の制御回路に供給された前記制御信号の状
態に応じて、対応する該ス・インチ手段の少なくとも１
個のアナログスイッチを導通させることにより、前記第
２または第３の固定電位を出力させる。

こうして得られた各スイッチ手段からの出力を、接続さ
れた走査電極に供給することにより、前記液晶パネルに
おける各液晶セルの完全交流駆動化を実現することがで
きる。

〔実施例〕

第１図は本発明の第１の実施例としての垂直走査回路を
用いたアクティブマトリクス方式液晶表示装置を示す回
路図である。

第１図において、■は本発明による垂直走査回路、２は
水平走査回路、３はアクティブマトリクス方式の液晶パ
ネルである。

垂直走査回路１は、第１図に示す様に、シフトレジスタ
１３と、シフトレジスタ１３の各出力に交互に接続され
る第１のブロック１１と第２のブロック１２とで構成さ
れている。

また、第１のブロック１１は、レベルシフタ１１１、高
耐圧ＮＡＮＤ　（ナンド）回路１１２、高耐圧ＮＯＲ（
ノア）回路１１３、高耐圧ｐ−ＭＯＳトランジスタ１１
４、高耐圧ｎ−ＭＯＳトランジスタ１１５，１１６から
構成される１出力分のブロックであり、第２のブロック
１２は、レベルシフタ１２１、高耐圧ＮＡＮＤ回路１２
２、高耐圧ＮＯＲ回路１２３、高耐圧ｐ−ＭＯ３）ラン
ジスタ１２４、高耐圧ｎ−ＭＯ３）ランジスタ１２５．
１２６から構成される１出力分のブロックである。尚、
第１のブロック１１と第２のブロック１２が異なる点は
、第１のブロック１１の高耐圧ＮＡＮＤ回路１１２及び
高耐圧ＮＯＲ回路１１３が３値出力制御端子１６に印加
される信号によって制御され、第２のブロック１２の高
耐圧ＮＡＮＤ回路１２２及び高耐圧ＮＯＲ回路１２３は
３値出力制御端子１７に印加される信号によって制御さ
れる点である。

その他、１４は垂直走査クロック供給端子、１５は垂直
走査開始信号供給端子、１日はゲートオン電圧印加端子
、１９及び２０はそれぞれ第１及び第２のゲートオフ電
圧印加端子である。

一方、液晶パネル３は、縦にドレインバス（信号電極）
ＤＪ、横にゲートバス（走査電極）Ｇ五（ｉ、ｊ＝１．
２．３．・・・）が配線され、これら配線が交差する部
分に、画素トランジスタ３１、液晶セル３２、付加容量
３３を設けて１画素を形成している。尚、３４は画素ト
ランジスタ３１のゲート・ソース間の寄生容量を等測的
に示したものであり、また、３５は画素トランジスタ３
１のソース、即ち、画素駆動電極を、３６は対向共通電
極をそれぞれ示している。

第２図は第１図の各部信号波形を示す波形図である。

尚、第２図では、シフトレジスタ１３は低耐圧ロジック
電源（電位ＶＤＤ〜０）で動作し、高耐圧ＮＡＮＤ回路
１１２，１２２や高耐圧ＮＯＲ回路１１３．１２３は高
耐圧ロジック電源（電位ｖａＤ〜ＶＥｉ）で動作させた
場合の１例を示している。

また、第２図（１０）、　（１２）のＶｌｌｌは端子１
８に印加される画素トランジスタのゲートオン電位、Ｖ
　１ｇは端子１９に印加される画素トランジスタの第１
のゲートオフ電位、ｖ２゜は端子２０に印加される画素
トランジスタの第２のゲートオフ電位であり、第２図（
１３）の■、。及び■、はそれぞれ第１列ドレインハス
Ｄ＋に出力される王権性及び負極性の画像信号の電位を
表わしている。これらの電位の大小関係は、説明の都合
上下記を想定している。

ｖｏｏ≧Ｖ　＋ｓ＞　Ｏ＞　Ｖ　１９＞　Ｖ　ｚｏ≧Ｖ
ＥＥ　　　’・・・・・（１）Ｖ　＋　ｓ　＞　Ｖ　ｓ
。＞　Ｖ　ｓ−＞　Ｖ　Ｌ　ｑ　　　　　　　　・・・
・・・（２）以下、第２図の波形図を用いて、本発明に
よる、垂直走査回路１を用いた第１図のアクティブマト
リクス方式液晶表示装置の動作について説明する。

端子１４に第２図（３）に示す垂直走査クロ・ツクが、
端子１５に垂直走査クロ・ツクの立上りを連続２ヶ含む
第２図（２）に示す垂直走査開始信号がそれぞれ印加さ
れると、シフトレジスタ１３の出力は垂直走査クロック
の立上り、即ち、時刻ｔｌ。

ｔ３．ｔ６＋　　ｔｑで）頃次シフトし、例えば、出力
Ｑ、には第２図（６）に示す波形が、出力Ｑ２には第２
図（１１）に示す波形がそれぞれ得られる。

このシフトレジスタ１３の各出力はレベルシフタ１１１
及び１２１に入力され、低耐圧ロジ・ツクレベルから高
耐圧ロジックレベルに変換され、それぞれに高耐圧正論
理出力Ｑと高耐圧負論理出力Ｑを得る。

一方、端子１６には、第２図（４）に示すように、第２
図（３）の垂直走査クロックの２倍の周期で、立下りが
垂直走査クロックの立上りとほぼ同しく例えば、時刻１
．．１５等）もしくは若干早いタイミングで、かつ立上
りが垂直走査クロックの立上りより遅い（例えば、時刻
し４等）高耐圧ロジックレベルの信号波形が印加され、
また、端子１７には、前記信号波形の位相をほぼ１８０
度ずらした第２図（５）の信号波形が印加される。

従って、ｎ−ＭＯＳトランジスタ１１６のゲートには、
レベルシフタ１１１の高耐圧負論理出力Ｑとして、第２
図（７）に示すように、時刻１゜からＬ６の間電位がＶ
ｔＥ（即ち、ｎ−ＭＯＳ）ランジスタ１１６がオフ）、
それ以外の時間は電位が■。（即ち、ｎ−ＭＯＳトラン
ジスタ１１６がオン）となる信号波形が印加される。ま
た、ｎ　−ＭＯＳトランジスタ１１５のゲー１には、高
耐圧ＮＯＲ回路１１３の出力として、第２図（８）に示
すように、時刻Ｌ１からＬ４の間電位がＶＤＤ（即ら、
ｎ−ＭＯＳ）ランジスタ１１５がオン）、それ以外の時
間は電位がＶｔＥ（即ち、ｎ−ＭＯＳトランジスタ１１
５がオフ）となる信号波形が印加される。また、ｐ−Ｍ
ＯＳ）ランジスタ１１４のゲートには、高耐圧ＮＡＮＤ
回路１１２の出力として、第２図（９）に示すように、
時刻ｔ４からｔ６の間電位がＶｔｔ（即ち、ｐ−ＭＯ３
Ｉ−ランジスタ１１４がオン）、それ以外の時間は電位
がＶｏｏ（即ち、ｐ−ＭＯＳ）ランジスタ１１４がオフ
）となる信号波形が印加される。

一方、前述した様に、端子１８には、画素トランジスタ
のゲートオン電位Ｖｌ１１が、端子１９には画素トラン
ジスタの第１のゲートオフ電位ＶＩ９が、端子２０には
画素トランジスタの第２のゲートオフ電位■２゜が、そ
れぞれ印加されている。

従って、時刻ｔ１以前と時刻ｔ６以降は、３個のＭＯＳ
トランジスタの内ｎ−ＭＯＳトランジスタ１１６だけオ
ンになっているので、垂直走査回路１の第１出力（第１
のブロック１１の出力）として、液晶パネル３の第１行
ゲートバスＧ、には、第２図（１０）に示すように、端
子１９に印加された第１のゲートオフ電位ＶＩ９が出力
される。また、時刻ｔ１から時刻Ｌ４の間は、ｎ−ＭＯ
Ｓトランジスタ１１５だけがオンになっているので、第
１行ゲートバスＧ１には、端子２０に印加された第２の
ゲートオフ電位■２゜が出力される。また、時刻ｔ４か
ら時刻ｔ、の間は、ｐ−ＭＯＳ）ランジスタ１１４だけ
がオンになっているので、第１行ゲートバスＧ１には、
端子１８に印加されたゲートオン電位■１８が出力され
る。以上の様にして、垂直走査回路ｌの第１出力として
、第１行ゲートバスＧ１には３値出力波形が得られるこ
とになる。

一方、垂直走査回路１の第２出力（第２のブロック１２
の出力）として液晶パネル３の第２行ゲートハスＧ、に
は、第２図（１２）に示すように、第２図（１０）に示
す第１出力を垂直走査クロックの１周期分遅らせた信号
が出力される。以後同様に、垂直走査回路ｌの第３出力
（第１のブロック１１の出力）として、第１出力を垂直
走査クロックの２周期分遅らせた信号が、第４出力（第
２のブロック１２の出力）として、第１出力を垂直走査
クロックの３周期分遅らせた信号が出力され、液晶パル
ス３の各ゲートバスには順次シフトした３値出力波形が
得られる。

次に、このようにして得られた３値出力波形により、液
晶パネル３が完全交流駆動できるかを第１行目の画素を
例にとって説明する。

画素電極３５の電位は第２図（１３）に示すように、時
刻Ｌ１以前は、画素トランジスタ３１がオフのため、１
フイールド前に書き込まれた負極性の画像信号の電位■
、−となって水力、この電位は液晶セル３２の容量成分
と付加容量３３によって保持されている。

その後、時刻Ｔ、ｌで第１行ゲートバスＧ１の電位がＶ
Ｉ９から■２゜に下がると、寄生容量３４を通して画素
電極３５の電位は、・・・・・・（３）たけ下がる。ここで、Ｃｆｆ４は画素トランジスタ３１
のゲート・ソース間の寄生容量３４の容量、Ｃ３２は液
晶セル３２の等価容量、Ｃ３３は付加容量３３の容量で
ある。

次に、時刻Ｌ３で第２行ゲートハスＧ２の電位がＶ１９
から■２゜へ下がると、付加容量３３を通して画素電極
３５の電位は、Ｃ３ｍ＋　Ｃ３３＋Ｃｓ４・・・・・・（４）だけ下がる。

次に、時刻Ｌ４で第１行ゲートバスＧ１の電位が■２゜
からＶＩ８へ上がると、寄生容量３４を通して画素電極
３５の電位は、・・・・・・（５）上昇すると共に、画素トランジスタ３１がオンし、第１
列ドレインバスＤ、に出力される正極性の画像信号の電
位■、＋が時刻Ｌ６までに書き込まれる。

次に、時刻ｔ６で第１行ゲートバスＧ１の電位がＶＩ８
からＶＩ９へ下がると、画素トランジスタ３１がオフと
する共に、寄生容量３４を通して画素電極３５の電位は
、・・・・・・（６）たけ下がる。

続いて、時刻ｔ、で第２行ゲートバスＧ２の電位が■２
゜からＬａへ上がると、付加容量３３を通して画素電極
３５の電位は、・・・・・・（７）上がる。

更に、時刻も、で第２行ゲートバスＧ２の電位がＶｌｌ
＋からＶＩ９へ下がると、付加容量３３を通して画素電
極３５の電位は、・・・・・・（８）たけ下がり、そして、下がった後の電位を、ｌフィール
ド後に、第１列ドレインバスＤ１に出力される負極性の
画像信号によって書き換えられるまでの間、保持するこ
とになる。

さて、ここで、この保持電位を、書き込まれた正極性の
画像信号の電位■、。と同じ電位とするためには、下記
の条件を満足するようにすれば良いことがわかる。

一Δ■６＋Δ■７−ΔＶ９−０　　　　　・・・・・・
（９）そして、（６）、　（７）、　（８）式を（９）
式に代入すると、の関係が得られる。

従って、この関係を満足すれば、各画素に印加した画像
信号が画素トランジスタ３１がオフした後もそのまま保
持できることになり、寄生容量３４による画素電極３５
の電位変化（即ち、寄生容量３４によって画素電極３５
の電位が印加された画像信号の電位より下がってしまう
こと）を打ち消すことができる。従って、ミの状態で液
晶パネル３の対向共通電極３６に（Ｖ３−十Ｖｓ−）／
２の電位を与えれば、各液晶セルに直流電圧成分が印加
されず、完全交流駆動が実現できることになる。

第３図は、第１図の垂直走査回路ｌの端子１４〜１７に
加えられる各信号を生成する信号生成回路の一具体例を
示す回路図であり、第４図はその各部信号波形を示す波
形図である。

第３図において、６１と６２はラッチ、６３と６４．６
５はダイレクトクリア（“Ｌ゛レベルクリア）端子付ラ
ッチ、６６は遅延回路、６７はＯＲ（オア）回路、６８
と６９はインバータ、７０はＮＯＲ回路である。

以下、第４図の波形図を用いて、第３図の信号生成回路
の動作について説明する。

端子５２に第４図（２）に示す垂直走査クロックが、端
子５１に垂直走査クロックの立上りを１個含む第４図（
１）に示す垂直トリガ信号がそれぞれ印加されると、こ
れらの信号がそのまま入力されるラッチ６１の出力信号
として、第４図（３）に示す波形が得られる。また、ラ
ッチ６２には垂直走査クロックをインバータ６８で反転
したクロックと、ランチ６１の出力信号である第４図（
３）に示す波形とが入力され、その出力信号として、垂
直トリガ信号をさらに遅延した第４図（４）に示す波形
が得られる。これらの信号（第４図（１）に示す垂直ト
リガ信号と、第４図（３）に示すラッチ６１の出力信号
と、第４図（４）に示すラッチ６２の出力信号はＯＲ回
路６７に入力され、その出力信号として端子５３に第４
図（５）に示す垂直走査開始信号が生成される。

従って、この第４図（５）の垂直走査開始信号を第１図
の垂直走査開始信号供給端子１５に、また、端子５２に
印加した垂直走査クロックを第１図の垂直走査クロック
供給端子１４にそれぞれ供給すれば良い。

一方、ダイレクトクリア端子付ラッチ６３には、第４図
（１）の垂直トリガ信号をインバータ６９により反転し
た信号が、そのダイレクトクリア端子に入力されており
、垂直トリガ信号が“１１パレベルの期間である時刻ｔ
ｌｌから時刻ｔ１３までの間クリア動作を行い、その出
力信号として、第４図（６）に示す如く端子５４に“Ｌ
゛レベル信号を得る。その後は、第４図（２）に示す垂
直走査クロック波形の立上り（時刻ｊｌｓ＋ｊ１７等）
で状態が反転し、その出力信号として、端子５４に第４
図（６）に示す様な垂直走査クロックを２分周した波形
が得られる。

また、ダイレクトクリア端子付ラッチ６４と６５には、
クロックとして、第４図（２）に示す垂直走査クロック
を遅延回路６６により遅延させた第４［Ｆ（７）に示す
波形が入力され、また、データとしてはそれぞれラッチ
６３の第４図（６）に示す正論理出力とその反転出力で
ある負論理出力とが加えられる。ここで、第４図（１）
に示す垂直トリガ信号波形が“Ｈ”レベルの期間（時刻
Ｅｌ＋からｔ＋ｚの間）、インバータ６９及びＮＯＲ回
路７０によりラッチ６３と６５がクリアされ、それぞれ
の出力信号として、第４図（６）、（９）に示す如く、
端子５４．５６に“Ｌ　ＩＩレベルの信号を得、更に、
ラッチ６３のクリアによりランチ６４もクリアされ、そ
の出力信号として第４図（８）に示す如く、端子５５に
゛Ｌ゛レベルの信号を得る。その後、時刻シ、、で第４
図（７）に示す遅延クロックの立上りに同期して、ラッ
チ６４がラッチ６３の正論理出力である“°Ｈ′”レベ
ルを、ラッチ６５がラッチ６３の負論理出力である“°
Ｌ°゛レベルをとり込み、その出力信号として、端子５
５゜５６に第４図（８）、（９）に示す様な波形を得る
。

次に、時刻ｔｌ？でラッチ６３の正論理出力が“′Ｌ°
゛レヘルレベるとラッチ６４がクリアされ、その出力信
号は第４図（８）に示す如く“Ｌ　ＩＩレベルとなる。

更に、時刻ｔ＋ｅでラッチ６４がラッチ６３の正論理出
力である“Ｌ”レベルを、ランチ６５がラッチ６３の負
論理出力である°“ト■パレベルをとり込み、端子５５
と端子５６に、それぞれの出力信号として第４図（８）
、（９）に示す波形が得られる。

従って、これら出力信号を、それぞれ第１図の３値出力
制御端子１６と１７に供給すれば良い。

以上のように、第３図の信号生成回路を用いて第１図の
垂直走査回路１を制御することができる。

第５図は本発明の第２の実施例としての垂直走査回路を
用いたアクティブマトリクス方式液晶表示装置を示す回
路図である。

第５図の構成が第１図の構成と異なる点は、液晶パネル
３からのゲートバス引出線を左右に１本毎にふり分けて
いる点である。これは液晶パネルと垂直走査回路の接続
ピッチを粗くし、接続のし易さをねらったものである。

尚、第５図において、垂直走査回路１−１と１−２は、
第１図の垂直走査回路１と同一構成であるので、一部回
路を省略して描いである。また、第１図と同じ端子には
同じ番号を付記しである。

本実施例の垂直走査回路において、第１図の実施例と同
一の液晶パネル駆動を行うには、第１図の端子１４に加
えた垂直走査クロック（第２図（３））を２分周したク
ロックで、かつ互いに位相が１８０度ずれた２つのクロ
ックを、第５図の垂直走査クロック供給端子１４−１と
１４−２とにそれぞれ与えると共に、第１図の端子１６
に与えた奇数行を制御する信号（第２図（４））を第５
図の端子１６−１と１７−１に、第１図の端子１７に与
えた偶数行を制御する信号（第２図（５））を第５図の
端子１６−２と１７−２にそれぞれ与えるようにすれば
良い。

第６図は本発明の第３の実施例としての垂直走査回路を
用いたアクティブマトリクス方式液晶表示装置を示す回
路図である。

本実施例の垂直走査回路１゛が第１図の実施例と異なる
点は、第１のブロック２１．第２のブロック２２の各出
力段にｐ−Ｍｏ５ｔ・ランジスタ１１７、．１２７が付
加されている点である。

即ち、第１図の実施例では第１のゲートオフ電位Ｖ１９
を出力する際にｎ−ＭＯＳトランジスタ１１１６．１２
６のみを使っているが、第１のゲートオフ電位Ｖ１９が
電源電圧（■ＥＥ〜ＶＤＤ）の中間レベルにあるために
ｎ−ＭＯＳ）ランジスタ１１６．１２６のオン抵抗が太
き（なる傾向にあった。

そこで、本実施例では、これを補償する目的で、ｎ−Ｍ
ＯＳ）ランジスタ１１６，１２６と並列にｐ−ＭＯＳｆ
−ランジスタ１１７，１２７を接続し、同時にオンさせ
ている。従って、基本動作は第１図の実施例とほぼ同様
であり、詳細な説明は省略する。

第７図は本発明の第４の実施例としての垂直走査回路を
用いたアクティブマトリクス方式液晶表示装置を示す回
路図であり、また、第８図は第７図の各部信号波形を示
す波形図である。

第７図の構成が第１図の構成と異なる点は、液晶パネル
４の付加容量３３が、次の行のゲートバスでな（、前の
行のゲートバスに接続されている点である。

従って、本実施例では第８図（４）、（５）に示す如く
第７図の端子１６と１７に入力する信号を、第１図の実
施例（第２図（４）、（５）参照）とは逆にすることに
より、画素電極３５の電位は第８図（１３）に示す如く
になり、画素トランジスタ３１のゲート・ソース間の寄
生容量３４による液晶セル３２への直流電圧成分の印加
をキャンセルすることができる。

尚、これまで説明してきた実施例では、レベルシフタ１
１１，１２１をシフトレジスタ１３の直後に配置してい
たが、高耐圧ＮＡＮＤ回路１１２゜１２２や高耐圧ＮＯ
Ｒ回路１１３．１２３を低耐圧回路として、ＭＯＳ）ラ
ンジスタ１１４〜１１７．１２４〜１２７の直前にそれ
らレベルシフタを持って来ても、同様の効果が得られる
ことは明らかである。もちろん低耐圧シフトレジスタ１
３を高耐圧化し、その前段にレベルシフタを持って行っ
ても良い。

〔発明の効果〕以上説明したように、本発明によれば、液晶セルの完全
交流駆動化が可能な垂直走査回路を具体的に実現するこ
とができる。従って、本発明の垂直走査回路を用いるこ
とにより、液晶セルに加わる直流電圧成分をキャンセル
できるので、黒しみや黒むら、フリッカや焼付は等の少
ない良好な液晶画像表示を安定に得られるという効果が
ある。

【図面の簡単な説明】

第１図は本発明の第１の実施例としての垂直走査回路を
用いたアクティブマトリクス方式液晶表示装置を示す回
路図、第２図は第１図の各部信号波形を示す波形図、第
３図は第１図の端子１４〜１７に加えられる各信号を生
成する信号生成回路の一具体例を示す回路図、第４図は
第３図の各部信号波形を示す波形図、第５図は本発明の
第２の実施例としての垂直走査回路を用いたアクティブ
マトリクス方式液晶表示装置を示す回路図、第６図は本
発明の第３の実施例としての垂直走査回路を用いたアク
ティブマトリクス方式液晶表示装置を示す回路図、第７
図は本発明の第４の実施例としての垂直走査回路を用い
たアクティブマトリクス方式液晶表示装置を示す回路図
、第８図は第７図の各部信号波形を示す波形図、第９図
は従来の液晶パネルを示す回路図、である。符号の説明１．１’、ｋｌ、１−２・・・垂直走査回路、２・・・
水平走査回路、３．３’、４．５・・・液晶パネル、１
３・・・シフトレジスタ、１１１，１２１・・・レベル
シフタ、１１４，１１７，１２４，１２７・・・ｐ−Ｍ
ＯＳ）ランジスタ、１１５，１１６，１２５，１２６・
・・ｎ−ＭＯＳトランジスタ、３１・・・画素トランジ
スタ、３２・・・液晶セル、３３・・・付加容量、３４
・・・寄生容量。代理人　弁理士　並　木　昭　夫第２図第３図第４図第８図第９図

Claims

【特許請求の範囲】１、アクティブマトリクス方式液晶表示装置における、
液晶パネルの各走査電極に駆動電圧を出力する垂直走査
回路において、前記走査電極にそれぞれ対応して接続され、それぞれ３
個以上のアナログスイッチから成り、入力される少なく
とも第１乃至第３の３つの固定電位のうち一つの固定電
位を、接続された走査電極に前記駆動電圧として出力す
る複数のスイッチ手段と、複数の段数を有する１個以上
のシフトレジスタと、前記スイッチ手段それぞれと対応
して設けられ、前記シフトレジスタの各段の出力の何れ
かに各々接続される複数の制御回路と、を具備し、奇数
番目の走査電極に接続されたスイッチ手段と対応する制
御回路には第１の制御信号がそれぞれ供給され、偶数番
目の走査電極に接続されたスイッチ手段と対応する制御
回路には第２の制御信号がそれぞれ供給されると共に、
各制御回路は、それぞれ、接続された前記シフトレジス
タの出力から得られる信号が第１の状態にある時には、
対応するスイッチ手段を制御して、該スイッチ手段の少
なくとも１個のアナログスイッチを導通させることによ
り、前記第１の固定電位を出力させ、接続された前記シ
フトレジスタの出力から得られる信号が第２の状態にあ
る時には、対応するスイッチ手段を制御して、各々の制
御回路に供給された前記制御信号の状態に応じて、対応
する該スイッチ手段の少なくとも１個のアナログスイッ
チを導通させることにより、前記第２または第３の固定
電位を出力させるようにしたことを特徴とする垂直走査
回路。