JPH01230239A - 半導体装置 - Google Patents
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- JPH01230239A JPH01230239A JP5691788A JP5691788A JPH01230239A JP H01230239 A JPH01230239 A JP H01230239A JP 5691788 A JP5691788 A JP 5691788A JP 5691788 A JP5691788 A JP 5691788A JP H01230239 A JPH01230239 A JP H01230239A
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Links
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Landscapes
- Formation Of Insulating Films (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
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Description
【発明の詳細な説明】
〔概 要〕
基板に形成された素子上に絶縁膜を存する半導体装置に
関し、 素子に水素が侵入するのを低減させることを目的とし、 基板に形成された素子上に、成分として弗素を添加した
膜と成分に弗素を含まない膜とからなる多層構造の絶縁
膜を有するように構成する。
関し、 素子に水素が侵入するのを低減させることを目的とし、 基板に形成された素子上に、成分として弗素を添加した
膜と成分に弗素を含まない膜とからなる多層構造の絶縁
膜を有するように構成する。
本発明は、基板に形成された素子上に絶縁膜を存する半
導体装置に係り、特に、絶縁膜の改良に関する。
導体装置に係り、特に、絶縁膜の改良に関する。
基板に形成された素子上に絶縁膜を有する半導体装置の
従来例のチップは、例えば第２図の模式側断面図に示す
ようである。
従来例のチップは、例えば第２図の模式側断面図に示す
ようである。
同図において、ｌはシリコン基板、２はフィールド絶縁
膜、３はＭＯＳ）ランジスタ、３ａ、 ３ｂ及び３ｃは
それぞれＭＯＳトランジスタ３におけるゲート絶縁膜、
ポリシリコンのゲート電極、及びソース・ドレイン領域
、４Ａ及び４Ｂは二酸化シリコンの層間絶縁膜、５はポ
リシリコンの抵抗、６はアルミニウムの配線、７は二酸
化シリコン膜７ａと窒化シリコン膜７ｂとからなる２層
構造のパッシベーション絶縁膜である。
膜、３はＭＯＳ）ランジスタ、３ａ、 ３ｂ及び３ｃは
それぞれＭＯＳトランジスタ３におけるゲート絶縁膜、
ポリシリコンのゲート電極、及びソース・ドレイン領域
、４Ａ及び４Ｂは二酸化シリコンの層間絶縁膜、５はポ
リシリコンの抵抗、６はアルミニウムの配線、７は二酸
化シリコン膜７ａと窒化シリコン膜７ｂとからなる２層
構造のパッシベーション絶縁膜である。
このチップは、その後の組立工程において、ワイヤ接続
やモールド封止などの際に加熱され、また半導体装置と
しての使用中の発熱によっても加熱される。
やモールド封止などの際に加熱され、また半導体装置と
しての使用中の発熱によっても加熱される。
ところで、眉間絶縁膜４八及び４Ｂやパッシベーション
絶縁膜７の二酸化シリコン膜７ａ及び窒化シリコン膜７
ｂは、通常の場合ＣＶＤ （化学気相成長）法で形成さ
れて水素を不純物として含んでいる。
絶縁膜７の二酸化シリコン膜７ａ及び窒化シリコン膜７
ｂは、通常の場合ＣＶＤ （化学気相成長）法で形成さ
れて水素を不純物として含んでいる。
そしてこの水素は、その軽さからして上記加熱により移
動し、トランジスタ３、抵抗５及び配線６などの素子に
侵入して、素子の特性を変化させる恐れがある。
動し、トランジスタ３、抵抗５及び配線６などの素子に
侵入して、素子の特性を変化させる恐れがある。
例えば、本発明者の実験によれば、４５０℃３０分の加
熱により抵抗５の抵抗値が２０％程度も変化したのを経
験している。
熱により抵抗５の抵抗値が２０％程度も変化したのを経
験している。
このことから、−層の高集積化によりパターンの微細化
が進むと、トランジスタ３においては薄くなったゲート
絶縁膜３ａ中のホットエレクトロン効果が増大し、また
配線６においては導電不良を起こす懸念がある。
が進むと、トランジスタ３においては薄くなったゲート
絶縁膜３ａ中のホットエレクトロン効果が増大し、また
配線６においては導電不良を起こす懸念がある。
そこで本発明は、基板に形成された素子上に絶縁膜を有
する半導体装置において、素子に水素が侵入するのを低
減させることを目的とする。
する半導体装置において、素子に水素が侵入するのを低
減させることを目的とする。
上記目的は、基板に形成された素子上に、成分として弗
素を添加した膜と成分に弗素を含まない膜とからなる多
層構造の絶縁膜を有する本発明の半導体装置によって達
成される。
素を添加した膜と成分に弗素を含まない膜とからなる多
層構造の絶縁膜を有する本発明の半導体装置によって達
成される。
弗素の水素との結合エネルギは、絶縁膜の成分となる他
の元素例えばシリコンや窒素などより遥かに大きい。
の元素例えばシリコンや窒素などより遥かに大きい。
ちなみに、シリコン−水素では３２３ＫＪ／ｍｏｌ 、
窒素−水素では３９１ＫＪ／ｍｏｌであるのに対して
弗素−水素では５６６ＫＪ／ｍｏ！である。
窒素−水素では３９１ＫＪ／ｍｏｌであるのに対して
弗素−水素では５６６ＫＪ／ｍｏ！である。
このことから、膜に添加した弗素は、当該膜に接する他
の絶縁膜の分も含めて絶縁膜中を移動する水素をトラッ
プして、水素の素子への侵入を低減させる。然もその弗
素は、その重さからして当該膜中に留まり他へ悪影響を
及ぼすことがない。
の絶縁膜の分も含めて絶縁膜中を移動する水素をトラッ
プして、水素の素子への侵入を低減させる。然もその弗
素は、その重さからして当該膜中に留まり他へ悪影響を
及ぼすことがない。
しかしながら、弗素の混入は当該膜の耐圧性能を低下さ
せる。例えば窒化シリコン膜では耐圧が１／２以下にな
るといった具合である。
せる。例えば窒化シリコン膜では耐圧が１／２以下にな
るといった具合である。
そこで弗素を含まずして耐圧が高い膜と組み合わせた多
層構造にすることにより、絶縁膜は所望の耐圧性能を確
保することができる。
層構造にすることにより、絶縁膜は所望の耐圧性能を確
保することができる。
以下本発明の実施例についてそのチップを示す第１図の
模式側断面図を用いて説明する。全図を通じ同一符号は
同一対象物を示す。
模式側断面図を用いて説明する。全図を通じ同一符号は
同一対象物を示す。
第１図に示すチップは、従来例である第２図図示チップ
のパッシベーション絶縁膜７における窒化シリコン膜７
ｂを、成分として弗素を添加した窒化シリコン膜７ｃに
変えて、パッシベーション絶縁膜を７Ａにしたものであ
る。窒化シリコン膜７ｃの弗素濃度は、０．１〜３０重
盪％程度の範囲内なら適宜で良い。
のパッシベーション絶縁膜７における窒化シリコン膜７
ｂを、成分として弗素を添加した窒化シリコン膜７ｃに
変えて、パッシベーション絶縁膜を７Ａにしたものであ
る。窒化シリコン膜７ｃの弗素濃度は、０．１〜３０重
盪％程度の範囲内なら適宜で良い。
窒化シリコン膜７ｃは、シラン（ＳｉＨａ）＋アンモニ
ア（ＮＨ））十窒素（Ｎ２）十弗素（Ｆ２）の混合ガス
を反応ガスにしたプラズマＣＶＤ法により形成すること
ができ、膜中の弗素の濃度は、反応ガス中の弗素濃度を
加減することにより制御できる。反応ガスでは弗素の代
わりに三弗化窒素（ＮＦコ）を用いても良い。
ア（ＮＨ））十窒素（Ｎ２）十弗素（Ｆ２）の混合ガス
を反応ガスにしたプラズマＣＶＤ法により形成すること
ができ、膜中の弗素の濃度は、反応ガス中の弗素濃度を
加減することにより制御できる。反応ガスでは弗素の代
わりに三弗化窒素（ＮＦコ）を用いても良い。
本発明者は、上記実施例において、パッシベーション絶
縁膜７Ａにおける二酸化シリコン膜７ａを厚さ０．５μ
ｍに、また窒化シリコン膜７ｃを弗素濃度約２重間％厚
さ０．３μｍにし、４５０℃３０分の加熱で抵抗５の抵
抗値に変化が認められないことを確認した。この際の層
間絶縁膜４Ａ及び４Ｂの厚さは、最小のところで０．３
μｍ程度である。
縁膜７Ａにおける二酸化シリコン膜７ａを厚さ０．５μ
ｍに、また窒化シリコン膜７ｃを弗素濃度約２重間％厚
さ０．３μｍにし、４５０℃３０分の加熱で抵抗５の抵
抗値に変化が認められないことを確認した。この際の層
間絶縁膜４Ａ及び４Ｂの厚さは、最小のところで０．３
μｍ程度である。
このことから、ゲート絶縁膜３ａ中のホットエレクトロ
ン効果の増大及び配線６の導電不良の発生に対する恐れ
も緩和されて、半導体装置は、−層の高集積化によりパ
ターンの微細化が進んでも信頼性の確保が可能になる。
ン効果の増大及び配線６の導電不良の発生に対する恐れ
も緩和されて、半導体装置は、−層の高集積化によりパ
ターンの微細化が進んでも信頼性の確保が可能になる。
なお、実施例では弗素を添加した膜の母体を窒化シリコ
ンにしたが、この母体を二酸化シリコンにしても良い。
ンにしたが、この母体を二酸化シリコンにしても良い。
その膜は、シラン＋酸素（０□）十弗素を反応ガスにし
た熱ＣＶＤ法によって形成することができる。
た熱ＣＶＤ法によって形成することができる。
また、実施例では二酸化シリコン膜７ａと窒化シリコン
膜７ｃの２層構造により本発明の多層構造を形成してい
るが、これは、弗素を添加した膜と弗素を含まない膜と
により構成されるならば適宜の多層構造で良い。
膜７ｃの２層構造により本発明の多層構造を形成してい
るが、これは、弗素を添加した膜と弗素を含まない膜と
により構成されるならば適宜の多層構造で良い。
更に、実施例では本発明の多層構造をパッシベーション
絶経ｖ７Ａに通用したが、本発明の原理からして、４Ａ
または４Ｂなどの眉間絶縁膜に適用しても同様な効果を
得ることができる。
絶経ｖ７Ａに通用したが、本発明の原理からして、４Ａ
または４Ｂなどの眉間絶縁膜に適用しても同様な効果を
得ることができる。
以上説明したように本発明の構成によれば、基板に形成
された素子上に絶縁膜を存する半導体装置において、素
子に水素が侵入するのを低減させることができて、半導
体装置の一層の高集積化によりパターンの微細化が進ん
でも信頼性の確保を可能にさせる効果がある。
された素子上に絶縁膜を存する半導体装置において、素
子に水素が侵入するのを低減させることができて、半導
体装置の一層の高集積化によりパターンの微細化が進ん
でも信頼性の確保を可能にさせる効果がある。
第１図は実施例のチップの模式側断面図、第２図は従来
例のチップの模式側断面図、である。 図において、 ■は基板、 ３はＭＯＳトランジスタ、 ３ａはゲーｌ〜絶縁膜、 ５はポリシリコンの抵抗、 ６はアルミニウムの配線、 ７．７Ａはパッシベーション絶縁膜、 ７ａは二酸化シリコン膜、 ７ｂは窒化シリコン膜、 ７ｃは弗素を添加した窒化シリコン膜、である。
例のチップの模式側断面図、である。 図において、 ■は基板、 ３はＭＯＳトランジスタ、 ３ａはゲーｌ〜絶縁膜、 ５はポリシリコンの抵抗、 ６はアルミニウムの配線、 ７．７Ａはパッシベーション絶縁膜、 ７ａは二酸化シリコン膜、 ７ｂは窒化シリコン膜、 ７ｃは弗素を添加した窒化シリコン膜、である。
Claims (1)
- 基板に形成された素子上に、成分として弗素を添加し
た膜と成分に弗素を含まない膜とからなる多層構造の絶
縁膜を有することを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5691788A JPH01230239A (ja) | 1988-03-10 | 1988-03-10 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5691788A JPH01230239A (ja) | 1988-03-10 | 1988-03-10 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01230239A true JPH01230239A (ja) | 1989-09-13 |
Family
ID=13040833
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5691788A Pending JPH01230239A (ja) | 1988-03-10 | 1988-03-10 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01230239A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002329720A (ja) * | 2001-04-27 | 2002-11-15 | Samco International Inc | デバイス用保護膜及びその作製方法 |
| KR100312377B1 (ko) * | 1995-06-28 | 2003-08-06 | 주식회사 하이닉스반도체 | 반도체소자의보호막제조방법 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62174927A (ja) * | 1986-01-28 | 1987-07-31 | Nec Corp | 半導体装置 |
-
1988
- 1988-03-10 JP JP5691788A patent/JPH01230239A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62174927A (ja) * | 1986-01-28 | 1987-07-31 | Nec Corp | 半導体装置 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100312377B1 (ko) * | 1995-06-28 | 2003-08-06 | 주식회사 하이닉스반도체 | 반도체소자의보호막제조방법 |
| JP2002329720A (ja) * | 2001-04-27 | 2002-11-15 | Samco International Inc | デバイス用保護膜及びその作製方法 |
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