JPH01216621A - 電子機器のフェール・セーフ装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は電子機器、特に０ＭＯ３−ＩＣを搭載した電子
機器において、このＣＭＯＳ−ＩＣがラッチアップした
時のフェール・セーフ装置に関するものである。

〔従来技術〕

ＣＭＯＳ−ＩＣは、各種電子機器、特に低消費電力を要
求される時計、電卓、車載電装品等に大量に使用されて
いる。従来のＣＭＯＳ−ＩＣはその動作速度が遅いこと
が、欠点の一つといわれて　　　″いたが、近年後々に
改良され、例えば沖電気製のＭＳＭｇ６３０１（ＡＤフ
ンバータ内蔵８ビット１チップマイコン）は１６ＭＨｚ
のクロックで力作が可能となっている。これら動作速度
の高速化により、０ＭＯ３・ＩＣの応用分野は益々拡大
している。

ところで、ＣＭＯＳ−ＩＣのもう一つの欠点としてラッ
チアップの問題がある。ＣＭＯＳ−ＩＣのラッチアップ
は、周知の如＜０ＭＯ３・ＩＣチップの寄生ダイオード
のサイリスク現象によるもので構造上避けることができ
ない。ラッチアップが発生すると電子機器の誤動作が発
生したり、ラッチアップが長時間継続した場合、ＣＭＯ
Ｓ・ＩＣを破壊することもある。

このラッチアップを防ぐために、ＣＭｏ５・ＩＣの周辺
に種々の保護回路が設けられている。

第３図のＣＭＯＳ−ＩＣＩＯＩのラッチアップ保護回路
として、従来からよく使用きれている回路を示す図であ
る。これはＣＭＯＳ・ＩＣの入力保護回路の例であるが
、入力端子とＣＭＯＳ・ＩＣＩＯＩの間に直列に挿入さ
れた抵抗器１０２、該抵抗器１０２にアノードが接続さ
れ且つＣＭＯＳ・ＩＣｌ０Ｉの電源端子にカソードが接
続されたダイオード１０３、抵抗器１０２にカソードが
接続され且つＣＭＯＳ・ＩＣｌ０Ｉのアース端子にアノ
ードが接続されたダイオード１０４より構成きれる。こ
の回路に過大信号が入力きれた場合、抵抗器１０２によ
って０ＭＯ３−ＩＣＩＯＩに流れ込む電流を制限し、ま
たダイオード１０３によってＣＭＯＳ・ＩＣｌ０Ｉの入
力重圧がＣＭＯＳ・ＩＣｌ０Ｉの電源電圧を越えないよ
うにクランプし、またダイオード１０４によって０ＭＯ
３−ＩＣＩＯＩの入力電圧がＣＭＯＳ・ＩＣｌ０１の入
力電圧がＣＭＯＳ−ＩＣＩＯＩのアース電圧より低くな
らないようにクランプする。このようにしてＣＭＯＳ−
ＩＣＩＯＩを過大電流、過大電圧から保護しラッチアッ
プを防いでいる。以上は入力回路を例に説明したが、全
く同一の回路構成により、ＣＭＯＳ−ＩＣＩＯＩの出力
端子を過大電流、過大電圧から保護しラッチアップを防
ぐことができる。

〔発明が解決しようとする課題〕

しかしながら上記構成のラッチアップ保護回路では、ア
ース系からの侵入による過大電圧、過大電流に対しては
、なに−っ保護されておらず、これらのノイズによって
ＣＭＯＳ−ＩＣＩＯＩに一度ラッチアップ現象が発生し
てしまうと、このラッチアップ状態から正常の状態に復
帰できないという問題があった。

また、ラッチアップ現象状態のままでは、電子機器は正
常に動作することができず、暴走の原因やＣＭＯＳ−Ｉ
Ｃの破壊という問題もあった。

本発明は上述の点に鑑みてなされたものであり、従来の
ラッチアップ保護回路がラッチアップ現象から復帰でき
ないという問題点を除去し、ラッチアップ現象が発生し
た時には、瞬時にラッチアップ現象を検出し、ＣＭＯＳ
−ＩＣに供給している電源を一時的に止め、そして再び
電源を供給することにより、ＣＭＯＳ・ＩＣをラッチア
ップ現象から正常な状態に復帰きせる電子機器のフェー
ル・セーフ装置を提供することを目的とする。

〔課題を解決するための手段〕

上記課題を解決するため本発明は、ＣＭＯＳ・ＩＣを搭
載した電子機器において、第１図に示すようにＣＭＯＳ
−ＩＣ（１）に流れ込む電流を監視する電流検出回路（
３）と、その電流値を電圧に換算し予め設定された基準
電圧と比較し０ＭＯ３−ＩＣがラッチアップ状態にある
か否かを判断するラッチアップ検出回路（４）と、ラッ
チアップ現象が起こった時にＣＭＯＳ・ＩＣに供給して
いる電源回路（５）からの電源を所定時間カットする電
源供給回路（２）を設けたことを特徴とする。

〔作用〕

電子機器のフェール・セーフ装置を上記の如く構成する
ことにより、電流検出回路（３）がＣＭＯＳ−ＩＣ（１
）に流れ込む電流を監視し、ＣＭＯＳ−ＩＣがラッチア
ップ状態にあるか否かを判断し、ラッチアップ現象が起
こった時にＣＭＯＳ・ＩＣ（１）に電源回路（５）から
供給している電源を所定時間カットするから、ＣＭＯＳ
−ＩＣ（１）にラッチアップ現象が起きてもその状態か
ら正常な状態に復帰できる。

〔実施例〕

以下、本発明の一実施例を図面に基づいて説明する。

第１図は、本発明の実施例である電子機器のフェルセー
フ装置の構成を示すブロック図である。０ＭＯ３・ＩＣ
Ｉの電源端子はＣＭＯＳ−ＩＣ１に電源を供給する電源
供給回路２に接続される。また、電源供給回路２は他に
電流検出回路３とラッチアップ検出回路４に接続され、
電流検出回路３は電源供給回路２の他にラッチアップ検
出回路４と電源回路５に接続される。入力回路６は、Ｃ
ＭＯＳ−ＩＣ１に接続きれ、ＣＭＯＳ−ＩＣ１から出力
回路７に接続される。

先ず、電源回路５から電流検出回路３を通り、電源供給
回路２を経て０ＭＯ３−ＩＣＩに電源が供給される。Ｃ
ＭＯＳ・ＩＣＩに電源が供給されると、ＣＭＯＳ−ＩＣ
Ｉは、入力回路６の状態にしたがって、出力回路７を正
常に動作きせる。このとき電流検出回路３は０ＭＯ３・
ＩＣＩに流れ込む電流を検出し、ラッチアップ検出回路
４が基準値と比較し、０ＭＯ３−ＩＣＩの正常動作を確
認する。

次に０ＭＯ３−ＩＣＩが過大電圧、過大電流によってラ
ッチアップ現象を起こした時の動作を説明する。Ｃ，Ｍ
ＯＳ・ＩＣＩにラッチアップ現象が発生すると、ＣＭＯ
Ｓ−ＩＣＩに流れ込む電流は、正常動作時の電流より増
加する。電流検出回路３は常時ＣＭＯ８・ＩＣＩに流れ
込む電流を検出し、その結果をラッチアップ検出回路４
に出力する。ラッチアップ検出回路４はこの常時検出し
ている結果を予め設定した基準値と比較し、正常動作時
に流れ込む電流値か、又はラッチアップ動作時に流れる
込む電流値かを判断する。ラッチアップ検出回路４が、
０ＭＯ３−ＩＣＩのラッチアップ現象を検出すると、電
源供給回路２にラッチアップ現象が起きているという信
号を送る。次に電源供給回路２は、ＣＭＯＳ−ＩＣＩに
供給している電源を一定時間停止きせる。０ＭＯ３−Ｉ
Ｃ１は、電源供給回路２より供給されている電源が停止
きれることにより、機能を停止すると共にラッチアップ
現象から復帰する。電流検出回路３が電源の供給を再び
はじめると、０ＭＯ３−ＩＣ１は再び、制御動作を行な
う。この時ラッチアップ現象が再び起こり復帰できなか
った時は、同じ動作を初めから行なう。

第２図は本発明に係る電子機器のフェール・セーフ装置
の回路構成を示す回路図である。同図において、８は各
種制御機器に使用されるマイクロコンピュータで代表さ
れる０ＭＯ３・ＩＣを示し、該ＣＭＯ３・ＩＣには電源
端子９及びＧＮＤ端子１０を具備する。更に、ここでは
図示しないがＣＭＯ５・ＩＣ８は入出力インターフェー
ス等を備えて、コンピュータシステムを構成する。モし
て、通常の動作においては制御プログラムに従ってＣＭ
ＯＳ−ＩＣ８は入力動作、各種演算処理等を実行する。

一方、ＣＭＯＳ・ＩＣ８の電源端子９には、本発明に係
るフェールセーフ回路１１が接続されている。フェール
セーフ回路１１は他に電源回路１２が接続されている。

このフェールセーフ回路１１は、ラッチアップ現象が起
こっていることを判断する演算増幅器１３を具備してい
る。なお、演算増幅器１３の替わりにフンパレータ等を
使用することも可能である。

演算増幅器１３の（−）入力端子は、電流検出用の抵抗
器１４に接続きれ、抵抗器１４の反対側は、電源回路１
２に接続される。演算増幅器１３の（−）入力端子は、
抵抗器１４の他にＰＮＰ型トランジスタ１５のエミッタ
端子に接続される。

また、演算増幅器１３の（＋）入力端子には予め設定さ
れた基準電圧を与える。本例では、電池１６を接続して
いる。

次に、演算増幅器１３の出力端子は抵抗器１７に接続さ
れる。この抵抗器１７の反対側は、演算増幅器１３の（
＋）入力端子に接続きれる。演算増幅器１３の出力端子
は、抵抗器１７以外に、電解コンデンサで代表されるコ
ンデンサ１８の（＋）（ｊＩＩ端子に接続される。コン
デンサ１８の（−）側端子は抵抗器１９に接続きれる。

この抵抗器１９の反対側は接地されている。コンデンサ
１８の（−）側端子は電流制限用の抵抗器２０に接続き
れる。この抵抗器２０の反対側はＰＮＰ型トランジスタ
１５のベース端子に接続される。また、ＰＮＰ型トラン
ジスタ１５のコレクタはＣＭＯＳ−ＩＣ，８の電源端子
９に接続される。

次に、上記構成の電子機器のフェール・セーフ装置の回
路の動作を説明する。

先ず、電子機器に電源が投入されると、電源回路１２よ
り、電流検出用の抵抗器１４を通り、ＰＮＰ型トランジ
スタ１５を介して、ＣＭＯ５−ＩＣ８の電源端子９より
０ＭＯ３・ＩＣ８に電源が供給される。この時、演算増
幅器１３は（−）入力端子に入力される電圧と（＋）入
力端子に入力される基準電圧を比較する。正常動作時に
は、演算増幅器１３の出力は低レベルとなり、コンデン
サ１Ｂの両端も低レベルとなる。このため、コンデンサ
１８と抵抗器１９で構成される微分回路は働かない。よ
ってＰＮＰ型トランジスタ１５は抵抗器２０と抵抗器１
９によりベース端子が接地きれ、ＯＮ状態となる。ＰＮ
Ｐ型トランジスタ１５がＯＮのため電源回路１２の電源
は常に、０ＭＯ３−ＩＣ８に供給される。

ラッチアップ動作時は、演算増幅器１３の出力は高レベ
ルとなり、コンデンサ１８の（＋）側端子が高レベル、
（−）側端子が低レベルとなる。

このため、コンデンサ１８が充電され、コンデンサ１８
と抵抗器１９で構成される微分回路が働く。コンデンサ
１８の容量値と抵抗器１９の抵抗値の精により決定され
る時間だけＰＮＰ型トランジスタ１５０ベースの端子が
高レベルとなり、ＰＮＰ型トランジスタ１５はＯＦＦと
なる。このＰＮＰ型トランジスタ１５の一時的ＯＦＦに
より、０ＭＯ３・ＩＣ８はラッチアップ状態から停止状
態となり、ラッチアップ現象から復帰する。再びＰＮＰ
型トランジスタ１５がＯＮとなると、ＣＭＯＳ・ＩＣ８
に電源が供給きれ始め、ＣＭＯＳ・ＩＣ８は正常動作を
開始する。

ここで、正常動作時とラッチアップ動作時とを判断して
いる演算増幅器１３の（＋）側端子に入力される基準電
圧を説明する。

演算増幅器１３の（−）入力端子の電圧は、抵抗器１４
を流れる電流によって変化する。抵抗器１４を流れる殆
どの電流は、０ＭＯ３・ｔｃ８に流れ込む。ＣＭＯＳ・
ＩＣ８に流れ込む電流は、正常動作時は小さく、ラッチ
アップ動作時には増加する。抵抗器１４を流れる電流が
少ない時は、抵抗器１４の両端の電圧差は小さく、抵抗
器１４を流れる電流が多い時、即ちラッチアップ動作に
は、抵抗器１４の両端の電圧差は大きくなる。

従って、電源回路１２の重圧を常に一定に保たれる様に
しておくと、演算増幅器１３の（−）入力端子の電圧は
、正常時よりラッチアップ動作時の方が低くなる。この
ことを利用して演算増幅器１３の（＋）入力端子の基準
電圧を正常動作時の演算増幅器１３の（−）入力端子に
かかる電圧より低く、またラッチアップ動作時の演算増
幅器１３の（−）入力端子にかかる電圧より高い電圧に
設定しておく。このように基準電圧を設定しておくこと
により、演算増幅器１３の基本動作として、演算増幅器
１３の（＋）入力端子にかかる重圧が演算増幅器１３の
（−）入力端子にかかる電圧より低い電圧の時、即ち正
常動作時は演算増幅器１３の出力端子には低レベルが出
力されている。その反対に演算増幅器１３の（＋）入力
端子にかかる電圧が演算増幅器１３の（−）入力端子に
かかる重圧より高い時、即ちラッチアップ動作時は演算
増幅器１３の出力端子には高レベルが出力されてる。

ここで、抵抗器１７は演算増幅器１３にヒステリシスを
持たせるためのフィード・バック抵抗器である。電流検
出の別の方法としては、抵抗器１４の両端の電圧を比較
する演算増幅器の差動増幅回路を利用することができる
。

以上説明したように、ＣＭＯＳ・ＩＣ８にラッチアップ
現象が起こったときは、フェールセーフ回路１１が働い
て電子機器の誤動作及びラッチアップ現象が長時間継続
した場合のＩＣの破壊を防ぐことが可能となる。また、
その他本発明の要旨を逸脱しない範囲の任意の実施は自
由である。

〔発明の効果〕

以上説明したように本発明によれば、ＣＭＯＳ・ＩＣに
流れ込む電流を監視し、ＣＭＯＳ・ＩＣがラッチアップ
状態にあるか否かを判断し、ラッチアップ現象が起こっ
た時に０ＭＯ３−ＩＣに供給している電源を所定時間だ
けカットするから、下記のような優れた効果が得られる
。

■ＣＭＯ５・ＩＣがラッチアップ現象が起きてもその状
態から正常な状態に復帰できるから、０ＭＯ３・ＩＣが
ラッチアップ現象のまま、暴走状態になることを防止で
きる。

■また、ラッチアップ現象の状態が継続し、０ＭＯ３−
ＩＣが過熱して制御装置の火災等を未然に防ぐことがで
きる。

【図面の簡単な説明】

第１図は本発明の実施例である電子機器のフェール・セ
ーフ装置の構成を示すブロック図、第２図は本発明に係
る電子機器のフェール・セーフ装置め具体的な回路図、
第３図は従来の０ＭＯ５−ＩＣラッチアップ保護回路を
示す回路図である。図中、１・・・・ＣＭＯＳ−ＩＣ２
２・・・・電源供給回路、３・・・・電流検出回路、４
・・・・ラッチアップ検出回路、５・・・・電源回路、
６・・・・入力回路、７・・・・出力回路、８・・・・
ＣＭＯＳ−ＩＣ１９・・・・電源端子、１０・・・・Ｇ
ＮＤ端子、１１・・・・フェールセーフ回路、１２・・
・・電源回路、１３・・・・演算増幅器、１４・・・・
抵抗器、１５・・・・ＰＮＰ型トランジスタ、１６・・
・・電池、１７・・・・抵抗器、１Ｂ・・・・抵抗器、
１９・・・・抵抗器、２０・・・・抵抗器。

Claims (1)

【特許請求の範囲】
1. ＣＭＯＳ・ＩＣを搭載した電子機器において、ＣＭＯＳ
   ・ＩＣに流れ込む電流を監視し、ＣＭＯＳ・ＩＣがラッ
   チアップ状態にあるか否かを判断するラッチアップ検出
   手段と、ラッチアップ現象が起こった時にＣＭＯＳ・Ｉ
   Ｃに供給している電源を所定時間だけカットし該所定時
   間経過後再び供給する電源供給手段を設けたことを特徴
   とする電子機器のフェール・セーフ装置。