JPH01213892A - Dynamic type semiconductor memory device - Google Patents
Dynamic type semiconductor memory deviceInfo
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Abstract
Description
【発明の詳細な説明】
[産業上の利用分野]
この発明は、ダイナミック型半導体記憶装置に関し、特
に、少ない消費電力で基板バイアス電圧を発生すること
が可能なダイナミック型半導体記憶装置に関する。DETAILED DESCRIPTION OF THE INVENTION [Field of Industrial Application] The present invention relates to a dynamic semiconductor memory device, and particularly to a dynamic semiconductor memory device that can generate a substrate bias voltage with low power consumption.
[従来の技術]
近年、パーソナルコンピュータ(以下PCと略す)の普
及が著しい。特に、最近では、携帯型PCに対する需要
が増大している。携帯型PCに用いられる記憶装置は、
バッテリバックアップ(電池保持)が可能な、低消費電
力のものが要求される。[Background Art] In recent years, personal computers (hereinafter abbreviated as PCs) have become significantly popular. In particular, demand for portable PCs has increased recently. The storage devices used in portable PCs are
A device with low power consumption and capable of battery backup (battery retention) is required.
このような記憶装置として、通常、ダイナミック型半導
体記憶装置またはスタチック型半導体記憶装置が用いら
れる。このうちダイナミック型半導体記憶装置は、MO
Sキャパシタに情報電荷を蓄積するという原理を利用し
ている。しかし、接合リークなどにより蓄積電荷が徐々
に失われるため、成る一定時間ごとに蓄積情報を再書込
みする必要がある。この再書込動作をリフレッシュとい
う。携帯用PCにおいてダイナミック型半導体記憶装置
を用いた場合、バッテリバックアップ時においても、一
定時間ごとにリフレッシュを行なう必要がある。As such a memory device, a dynamic type semiconductor memory device or a static type semiconductor memory device is usually used. Among these, dynamic semiconductor memory devices are MO
It utilizes the principle of storing information charges in an S capacitor. However, since the accumulated charge is gradually lost due to junction leakage, etc., it is necessary to rewrite the accumulated information at regular intervals. This rewriting operation is called refresh. When a dynamic semiconductor memory device is used in a portable PC, it is necessary to refresh the memory at regular intervals even during battery backup.
一方、ダイナミック型半導体記憶装置では、1τ丁オン
リーリフレッシュ、CASビフォアH百リフリフレッシ
ュの通常のリフレッシュモードは、外部クロック信号に
より1サイクルずつ制御されて実行される。したがって
、バッテリバックアップ時にこのような通常のリフレッ
シュモードを用いるのは、複雑な制御が必要となり好ま
しくない。On the other hand, in a dynamic semiconductor memory device, normal refresh modes such as 1 τ only refresh and CAS before H 100 refresh are controlled and executed cycle by cycle by an external clock signal. Therefore, using such a normal refresh mode during battery backup requires complicated control, which is not preferable.
そこでこの問題を解決するため、たとえば、山田能rA
uto/5elf Refresh機能内蔵64Kb
it MOSダイナミックRAMJと題された電子通
信学会論文誌(83/1 v。Therefore, in order to solve this problem, for example, Yamada Nori rA
auto/5elf 64Kb with built-in Refresh function
It MOS Dynamic RAMJ journal of the Institute of Electronics and Communication Engineers (83/1 v.
1、J66−C,No、1.pp、62−69.)に示
されているように、アドレスカウンタとタイマを内蔵し
て、自動的にリフレッシュ動作を続行するという、セル
フリフレッシュ(自己リフレッシュ)モードを有するダ
イナミック型半導体記憶装置が考案され、商用に供され
ている。1, J66-C, No, 1. pp, 62-69. ), a dynamic semiconductor memory device with a self-refresh mode, which incorporates an address counter and a timer and automatically continues the refresh operation, was devised and put into commercial use. ing.
このセルフリフレッシュ動作は、前述の文献に詳しく記
載されているが、以下に簡単に説明する。This self-refresh operation is described in detail in the above-mentioned literature, but will be briefly explained below.
ダイナミック型半導体記憶装置の待機状態と動作状態と
を制御する信号RASを高レベル(待機状態)に保ち、
リフレッシュ制御信号REFをタイマのセット時間(1
6μs以下の時間)以上低レベルに保持し続けると、セ
ルフリフレッシュモードが開始され、内蔵タイマによっ
てセットされた16μs以下の時間ごとにリフレッシュ
アドレスカウンタが動作し、そのロウアドレスが選択さ
れてリフレッシュされる。REFを低レベルに保持し続
ける限り、たとえば64にの場合、このセルフリフレッ
シュモードが継続され、通常のリフレッシュモードと同
様に2ms以下の時間ごとに128サイクルのリフレッ
シュが行なわれ、全メモリセルがリフレッシュされる。keeping the signal RAS, which controls the standby state and operating state of the dynamic semiconductor memory device, at a high level (standby state);
The refresh control signal REF is set to the timer set time (1
If the row address is kept at a low level for more than 6 μs (time of 6 μs or less), self-refresh mode is started, and the refresh address counter operates every time of 16 μs or less set by the built-in timer, and that row address is selected and refreshed. . As long as REF is kept low, e.g. 64, this self-refresh mode continues, and like normal refresh mode, 128 cycles of refresh are performed every 2ms or less, until all memory cells are refreshed. be done.
第15図は、従来のセルフリフレッシュ(自己リフレッ
シュ)モードを有するダイナミック型半導体記憶装置の
基板バイアス電圧発生回路を示す回路図である。FIG. 15 is a circuit diagram showing a substrate bias voltage generation circuit of a dynamic semiconductor memory device having a conventional self-refresh mode.
第15図を参照して、この基板バイアス電圧発生回路4
1は、リングオシレータ411とリングオシレータ41
1の出力信号を受けるチャージポンプ用のキャパシタC
と、NチャネルMO3)ランジスタQ1とQ2とを含む
。なお、NBは内部ノード、VaBはこの基板バイアス
電圧発生回路41の出力を示す。Referring to FIG. 15, this substrate bias voltage generation circuit 4
1 is a ring oscillator 411 and a ring oscillator 41
Capacitor C for the charge pump that receives the output signal of 1
and N-channel MO3) transistors Q1 and Q2. Note that NB is an internal node, and VaB is the output of this substrate bias voltage generation circuit 41.
第16図は、第15図に示された基板バイアス電圧発生
回路の動作を説明するための波形図である。第15図と
第16図を参照して、以下に動作について簡単に説明す
る。FIG. 16 is a waveform diagram for explaining the operation of the substrate bias voltage generation circuit shown in FIG. 15. The operation will be briefly described below with reference to FIGS. 15 and 16.
まず、リングオシレータ411の出力信号φ。First, the output signal φ of the ring oscillator 411.
Pの立上がりの電圧信号がチャージポンプ用のキャパシ
タCに印加されると、容量結合によりノードNBの電位
が上昇する。するとトランジスタQ、がオンするので、
ノードN、の電位はトランジスタQ、のしきい値電圧に
クランプされる。次に、φOPの立下がりの電圧信号が
印加されると、容量結合によりノードNaの電位は低下
するが、今度はトランジスタQ2がオンするので、出力
vB已の電圧レベルは低下し、ノードN8の電位はトラ
ンジスタQ2のしきい値電圧に等しい負の電位にクラン
プされる。このようなサイクルは何度か続くことにより
、出力VB[1のレベルは徐々に低下し所定の負電位に
なる。When the rising voltage signal of P is applied to the charge pump capacitor C, the potential of the node NB rises due to capacitive coupling. Then transistor Q turns on, so
The potential of node N is clamped to the threshold voltage of transistor Q. Next, when the falling voltage signal of φOP is applied, the potential of node Na decreases due to capacitive coupling, but this time transistor Q2 is turned on, so the voltage level of output vB decreases, and the voltage level of node N8 decreases. The potential is clamped to a negative potential equal to the threshold voltage of transistor Q2. As such cycles continue several times, the level of the output VB[1 gradually decreases to a predetermined negative potential.
ところが、ダイナミック型半導体記憶装置の待機状態に
おいては、この基板バイアス電圧発生回路における消費
電流は電力消費の大部分を占めるので、これを低減する
ために、たとえば、W、 L。However, in the standby state of a dynamic semiconductor memory device, the current consumption in this substrate bias voltage generation circuit accounts for most of the power consumption, so in order to reduce this, for example, W, L.
Martino他「An 0n−Ch i p B
ack−Bias Generator forM
O8Dynamic MemoryJと題されたIE
EE JOURNAL(Solid−3tate
C1rcuits、vol、5C−15、No、5.p
p、820−826.oct。Martino et al. “An On-Ch ip B
ack-Bias Generator forM
IE titled O8Dynamic MemoryJ
EE JOURNAL (Solid-3tate
C1rcuits, vol, 5C-15, No. 5. p
p, 820-826. oct.
1980)に記載されているように、基板バイアス電圧
発生回路を間欠動作させる方法が考案されている。1980), a method of intermittent operation of a substrate bias voltage generation circuit has been devised.
第17図は、間欠動作することが可能な基板バイアス電
圧発生回路を示す回路図である。FIG. 17 is a circuit diagram showing a substrate bias voltage generation circuit that can operate intermittently.
第17図を参照して、この基板バイアス電圧発生回路は
第15図と比較して、さらに、基板電位検出回路442
と、その検出信号に応答してリングオシレータ441を
制御するための制御回路443とを含む。Referring to FIG. 17, compared to FIG. 15, this substrate bias voltage generation circuit further includes a substrate potential detection circuit 442.
and a control circuit 443 for controlling the ring oscillator 441 in response to the detection signal.
動作において、基板電位検出回路442により、基板電
圧(出力Vaaの電圧)を常時監視して、これが所定の
レベルに到達した後は、制御回路443によりリングオ
シレータ441の発振を停止させ、この部分の消費電力
を低減させるものである。なお、基板電位が何らかの理
由により所定のレベルより浅くなれば、再びリングオシ
レータ441を動作させるように構成されている。In operation, the substrate potential detection circuit 442 constantly monitors the substrate voltage (voltage of the output Vaa), and after this reaches a predetermined level, the control circuit 443 stops the oscillation of the ring oscillator 441, and this part This reduces power consumption. Note that if the substrate potential becomes shallower than a predetermined level for some reason, the ring oscillator 441 is configured to operate again.
[発明が解決しようとする課題]
従来のダイナミック型半導体記憶装置は、以上のように
構成されているので、通常モード動作時およびセルフリ
フレッシュモード動作時のいずれにおいても、基板バイ
アス電圧発生回路が同じ電力量を消費するので、たとえ
ばバッテリバックアップ時等おいて不必要な電力消費を
もたらすという課題があった。[Problems to be Solved by the Invention] Since the conventional dynamic semiconductor memory device is configured as described above, the substrate bias voltage generation circuit is the same both during normal mode operation and self-refresh mode operation. Since this method consumes a large amount of electric power, there is a problem in that it causes unnecessary power consumption, for example, during battery backup.
この発明は、上記のような課題を解消するためになされ
たもので、セルフリフレッシュモードにおける基板バイ
アス電圧発生口路の消費電力を通常の動作モード時より
も小さくすることにより、不必要な電力消費が減じられ
たダイナミック型半導体記憶装置を得ることを目的とす
る。This invention was made to solve the above-mentioned problems, and by reducing the power consumption of the substrate bias voltage generation path in the self-refresh mode compared to the normal operation mode, unnecessary power consumption can be avoided. It is an object of the present invention to obtain a dynamic semiconductor memory device with reduced .
[課題を解決するための手段]
この発明に係るダイナミック型半導体記憶装置は、リン
グオシレータ回路手段を有する基板電圧発生手段と、外
部からの状態制御信号に応答して制御信号を発生する制
御信号発生手段と、基板電圧発生手段の出力電圧と制御
信号とに応答してリングオシレータ回路手段を制御する
ためのリングオシレータ制御手段と、セルフリフレッシ
ュ動作の終了時に一時的に基板電圧発生手段の出力能力
を高める追加の基板電圧発生手段とを含む。[Means for Solving the Problems] A dynamic semiconductor memory device according to the present invention includes a substrate voltage generation means having a ring oscillator circuit means, and a control signal generation means for generating a control signal in response to an external state control signal. ring oscillator control means for controlling the ring oscillator circuit means in response to the output voltage and control signal of the substrate voltage generation means; and ring oscillator control means for controlling the ring oscillator circuit means in response to the output voltage of the substrate voltage generation means and the control signal; additional substrate voltage generating means for increasing the substrate voltage.
[作用]
この発明におけるダイナミック型半導体記憶装置は、リ
ングオシレータ制御手段が基板電圧発生手段の出力電圧
および制御信号に応答してリングオシレータ回路手段の
動作を制御するので、セルフリフレッシュモードでの動
作における基板電圧発生手段の出力電圧を、通常モード
の動作時または待機モード時における値よりも絶対値で
小さな値にすることができ、セルフリフレッシュモード
における消費電流を減少させることができる。[Function] In the dynamic semiconductor memory device of the present invention, the ring oscillator control means controls the operation of the ring oscillator circuit means in response to the output voltage and control signal of the substrate voltage generation means, so that the dynamic semiconductor memory device in the self-refresh mode can be operated in a self-refresh mode. The output voltage of the substrate voltage generating means can be made smaller in absolute value than the value during normal mode operation or standby mode, and current consumption in self-refresh mode can be reduced.
さらに、追加の基板電圧発生手段がセルフリフレッシュ
モードの終了を検出し、セルフリフレッシュモードの終
了時に一時的に基板電圧発生手段の出力能力を高める。Further, the additional substrate voltage generation means detects the end of the self-refresh mode, and temporarily increases the output capability of the substrate voltage generation means at the end of the self-refresh mode.
これにより、次に続くモードにおける動作を安定して確
実に行なうことができる。Thereby, the operation in the next mode can be performed stably and reliably.
[発明の実施例コ
第2図は、この発明に係るダイナミック型半導体記憶装
置を示す概略ブロック図である。Embodiment of the Invention FIG. 2 is a schematic block diagram showing a dynamic semiconductor memory device according to the invention.
第2図を参照して、このダイナミック型半導体記憶装置
は、基板バイアス電圧発生回路3と、端子1に外部から
与えられる信号に応答してセルフリフレッシュ制御信号
φ、を発生するセルフリフレッシュ制御信号発生回路2
とを含む。セルフリフレッシュ制御信号φ、は基板バイ
アス電圧発生回路3およびリフレッシュ制御回路91に
与えられる。セルフリフレッシュ動作において、リフレ
ッシュ制御回路91は、セルフリフレッシュ制御信号φ
Sに応答してアドレス切換回路94を制御し、アドレス
バッファ95にリフレッシュアドレスカウンタ93によ
り発生された内部アドレス信号を供給する。この内部ア
ドレス信号により、メモリセルアレイ96のワード線が
活性化されて、メモリセルがリフレッシュされる。アド
レスカウンタ93の歩道は、内蔵のタイマ92によりリ
フレッシュ制御回路91を通じて行なわれ、これにより
順次ワード線が活性化されて全メモリセルがリフレッシ
ュされる。Referring to FIG. 2, this dynamic semiconductor memory device includes a substrate bias voltage generation circuit 3 and a self-refresh control signal generator that generates a self-refresh control signal φ in response to a signal externally applied to a terminal 1. circuit 2
including. Self-refresh control signal φ is applied to substrate bias voltage generation circuit 3 and refresh control circuit 91. In the self-refresh operation, the refresh control circuit 91 receives the self-refresh control signal φ
In response to S, the address switching circuit 94 is controlled and the internal address signal generated by the refresh address counter 93 is supplied to the address buffer 95. This internal address signal activates the word line of memory cell array 96 and refreshes the memory cells. The address counter 93 is controlled by a built-in timer 92 through the refresh control circuit 91, which sequentially activates the word lines and refreshes all memory cells.
第1図は、この発明によるダイナミック型半導体記憶装
置の基板バイアス電圧発生回路の一実施例を示すブロッ
ク図である。FIG. 1 is a block diagram showing an embodiment of a substrate bias voltage generating circuit for a dynamic semiconductor memory device according to the present invention.
第1図を参照して、この基板バイアス電圧発生回路は、
リングオシレータ311を含み基板バイアス電圧を発生
する基板バイアス電圧発生部31と、外部からの状態制
御信号に応答して動作するセルフリフレッシュ制御信号
発生回路2と、基板電位検出回路321および制御回路
322を含む制御部32と、基板バイアス電圧発生部3
1の出力にその出力が結合された追加の基板バイアス電
圧発生部33とを含む。Referring to FIG. 1, this substrate bias voltage generation circuit is as follows:
A substrate bias voltage generation section 31 that includes a ring oscillator 311 and generates a substrate bias voltage, a self-refresh control signal generation circuit 2 that operates in response to an external state control signal, a substrate potential detection circuit 321, and a control circuit 322. A control section 32 including a substrate bias voltage generation section 3
1 and an additional substrate bias voltage generating section 33 whose output is coupled to the output of 1.
基板バイアス電圧発生部31は、第15図で説明された
従来の基板バイアス電圧発生回路41とほぼ同じ構成で
ある。制御部32は、セルフリフレッシュ制御信号発生
回路2と出力VB[1とに接続された基板電位検出回路
321と、それに接続されリングオシレータ311を制
御する制御回路322とを含む。追加の基板バイアス電
圧発生部33は、セルフリフレッシュ終了検出回路33
1と、制御回路332と、リングオシレータ333を有
する回路336とを含む。回路336は、基板バイアス
電圧発生部31と同じ回路構成を持つ。The substrate bias voltage generating section 31 has almost the same configuration as the conventional substrate bias voltage generating circuit 41 explained in FIG. 15. The control section 32 includes a substrate potential detection circuit 321 connected to the self-refresh control signal generation circuit 2 and the output VB[1, and a control circuit 322 connected thereto and controlling the ring oscillator 311. The additional substrate bias voltage generation section 33 includes a self-refresh completion detection circuit 33.
1, a control circuit 332, and a circuit 336 having a ring oscillator 333. The circuit 336 has the same circuit configuration as the substrate bias voltage generating section 31.
第3図および第4図は、いずれもセルフリフレッシュ制
御信号発生回路2の一例を示す回路図である。3 and 4 are both circuit diagrams showing an example of the self-refresh control signal generation circuit 2. In FIG.
第3図は、外部から専用の制御信号T、が与えられる場
合で、低レベルの外部信号T、が与えられたときインバ
ータ21は高レベルの出力信号φ、を出力する。信号T
、が高レベルまたはオーブン状態となったとき、インバ
ータ21の入力は高抵抗R3によりプルアップされるの
で、インバータ21は低レベルの信号φ、を出力する。FIG. 3 shows a case where a dedicated control signal T is applied from the outside, and when the external signal T at a low level is applied, the inverter 21 outputs an output signal φ at a high level. Signal T
, is at a high level or in an oven state, the input of the inverter 21 is pulled up by the high resistance R3, so the inverter 21 outputs a low level signal φ.
第4図は、外部からの瓦τ1信号およびCAS信号を利
用する場合で、RAS信号はRSフリップフロップ22
のセット人力Sに、また、CAS信号はRSフリッププ
ロップ22のリセット人力Rに入力される。RSフリッ
プフロップの一方出力Qが比較器23の入力に接続され
る。タイマ24は比較回路23に接続される。FIG. 4 shows a case where the external τ1 signal and the CAS signal are used, and the RAS signal is sent to the RS flip-flop 22.
The CAS signal is also input to the reset manual power R of the RS flip-flop 22. One output Q of the RS flip-flop is connected to the input of the comparator 23. Timer 24 is connected to comparison circuit 23.
動作において、CASビフォアRASリフレッシュ状態
では、フリップフロップ22がセットされ、出力CbR
が高レベルになる。タイマ24はこの後動作し、成る一
定時間Tの聞出力CbRが高レベルのとき比較回路23
が高レベルの信号φ8を出力する。CAS信号が高レベ
ルになったときフリップフロップ22がリセットされ、
出力CbRが低レベルとなり信号φ、が低レベルとなる
。In operation, in the CAS before RAS refresh state, flip-flop 22 is set and the output CbR
becomes high level. The timer 24 then operates, and after a certain period of time T, when the output CbR is at a high level, the comparison circuit 23
outputs a high level signal φ8. When the CAS signal goes high, the flip-flop 22 is reset;
The output CbR becomes low level, and the signal φ becomes low level.
第5図は、第1図の基板バイアス電圧発生回路の動作を
説明するためのタイミングチャートである。以下に、第
1図および第5図を参照して、この基板バイアス電圧発
生回路の動作を説明する。FIG. 5 is a timing chart for explaining the operation of the substrate bias voltage generation circuit of FIG. 1. The operation of this substrate bias voltage generation circuit will be explained below with reference to FIGS. 1 and 5.
まず、セルフリフレッシュ制御信号φ、が高レベルのと
き、すなわちセルフリフレッシュモード時の動作につい
て説明する。First, the operation when the self-refresh control signal φ is at a high level, that is, in the self-refresh mode, will be described.
この基板バイアス電圧発生回路は、時刻1(、から動作
を開始するものとする。リングオシレータ311の出力
信号φCPによるチャージポンプ作用により、出力■F
SI11のレベルが低下し始める。It is assumed that this substrate bias voltage generation circuit starts its operation from time 1 (,).
The level of SI11 begins to decrease.
時刻t、において、出力Vl11aが所定のレベルV8
8L・に到達すると、基板電位検出回路321は低レベ
ルの検出信号φ0を出力し、制御回路322がこれを受
けて時刻teaにおいて低レベルの制御信号φ。を出力
しリングオシレータ311の発振を停止させる。At time t, the output Vl11a reaches a predetermined level V8.
When reaching 8L., the substrate potential detection circuit 321 outputs a low-level detection signal φ0, and the control circuit 322 receives this and outputs a low-level control signal φ at time tea. is output to stop the oscillation of the ring oscillator 311.
その後、出力Vaaのレベルは、何らかの原因によりV
BaLよりも高いVB8Hになると、基板電位検出回路
321はこれを検出し、高レベルの検出信号φ0を出力
する。リングオシレータ311はこの検出信号φ。に応
答して発生された制御信号φCを受けて時刻t2Qにお
いて発振を再開する。After that, the level of the output Vaa decreases to V due to some reason.
When VB8H becomes higher than BaL, the substrate potential detection circuit 321 detects this and outputs a high level detection signal φ0. The ring oscillator 311 receives this detection signal φ. Oscillation is resumed at time t2Q in response to control signal φC generated in response to .
このように、リフレッシュモード時において、主に制御
部32がリングオシレータ311の間欠動作を制御する
のであるが、リフレッシュモード終了時において追加の
基板バイアス電圧発生部33が動作する。Thus, in the refresh mode, the control section 32 mainly controls the intermittent operation of the ring oscillator 311, but the additional substrate bias voltage generation section 33 operates when the refresh mode ends.
時刻tHにおいて、セルフリフレッシュモードの動作が
終了し、同時にセルフリフレッシュ制御信号φ、が低レ
ベルに変化する。セルフリフレッシュ終了検出回路33
1は、信号φ、に応答してワンショットパルスであるセ
ルフリフレッシュ終了信号φEを出力する。制御回路3
32は、この信号φEに応答してリングオシレータ33
3の発振を開始させる。このとき、リングオシレータ3
11も信号φ、が低レベルに変化することによって発振
するので、時刻1Eから時刻tFの期間において両方の
リングオシレータ311と333とが発振することにな
る。これにより、出力VBaは急速に所定の深いレベル
Va B D (VB a oはv[1[ILよりも
深いレベル)にもたらされる。At time tH, the self-refresh mode operation ends, and at the same time, the self-refresh control signal φ changes to low level. Self-refresh completion detection circuit 33
1 outputs a self-refresh end signal φE, which is a one-shot pulse, in response to the signal φ. Control circuit 3
32 is a ring oscillator 33 in response to this signal φE.
3 starts oscillation. At this time, ring oscillator 3
Since ring oscillator 11 also oscillates when the signal φ changes to a low level, both ring oscillators 311 and 333 oscillate during the period from time 1E to time tF. As a result, the output VBa is rapidly brought to a predetermined deep level Va BD (VBa o is a level deeper than v[1 [IL)].
時刻tFにおいて、基板電位検出回路321はレベルv
Ba Dを検出して低レベルの検出信号φ0を出力する
で、制御回路322と332から出力される制御信号φ
。、とφ。2は共に低レベルとなる。したがって、リン
グオシレータ311と333は共に発振動作を停止する
。At time tF, the substrate potential detection circuit 321 has a level v
By detecting BaD and outputting a low level detection signal φ0, the control signal φ output from the control circuits 322 and 332
. , and φ. 2 are both at a low level. Therefore, both ring oscillators 311 and 333 stop their oscillation operations.
その後、他のモードにおいて、出力VB[lのレベルが
浅くなったとき、制御信号φ。1だけが高レベルになり
、リングオシレータ311だけが発振動作する。After that, in other modes, when the level of the output VB[l becomes shallow, the control signal φ. 1 becomes high level, and only the ring oscillator 311 operates in oscillation.
このように、第1図の基板バイアス電圧発生回路では、
セルフリフレッシュモード時に、出力VBl11の電圧
をva a HないしV13[ILの浅い範囲内に制御
することができ、その時の消費電流を減少させることが
できる。In this way, in the substrate bias voltage generation circuit of FIG.
In the self-refresh mode, the voltage of the output VBl11 can be controlled within a shallow range of va a H to V13 [IL, and the current consumption at that time can be reduced.
第6図は、この発明に用いられるリングオシレータの回
路の一例を示す回路図である。FIG. 6 is a circuit diagram showing an example of a ring oscillator circuit used in the present invention.
第6図を参照して、このリングオシレータ311は、直
列に接続された奇数段のインバータl。Referring to FIG. 6, this ring oscillator 311 includes an odd number of inverters l connected in series.
ないしInと、2つの入力を有し奇数段接続のインバー
タの出力に一方入力が接続されたANDゲー)−Anと
を含む。ANDゲートAnの他方人力には、制御信号φ
c1が与えられる。ANDゲートAnの出力と奇数段接
続のインバータとの入力とが一体接続される。この回路
により、リングオシレータ311は制御信号φC7に応
答してその発振動作の始動と停止が制御される。-In, and an AND game (-An) having two inputs and one input of which is connected to the output of an odd number of connected inverters. The other input of the AND gate An is the control signal φ.
c1 is given. The output of the AND gate An and the input of the odd-numbered inverters are connected together. This circuit controls the start and stop of the oscillation of the ring oscillator 311 in response to the control signal φC7.
第7図は、この発明において使用される基板電位検出回
路の一例を示す回路図と、回路内のノード点の電圧ヒス
テリシスを示すグラフである。FIG. 7 is a circuit diagram showing an example of a substrate potential detection circuit used in the present invention, and a graph showing voltage hysteresis at a node in the circuit.
第7図を参照して、この基板電位検出回路は、基板バイ
アス電圧発生回路の出力Vaaの電圧を受け、セルフリ
フレッシュ制御信号φ、に応答して動作する制御部と、
制御部に結合されヒステリシス動作を行なうヒステリシ
ス回路部とを含む。Referring to FIG. 7, this substrate potential detection circuit includes a control section that receives the voltage of the output Vaa of the substrate bias voltage generation circuit and operates in response to a self-refresh control signal φ;
and a hysteresis circuit unit coupled to the control unit to perform a hysteresis operation.
制御部は、PチャネルMOS)ランジスタQ、とNチャ
ネルMOS)ランジスタQ4とQ5との直列接続と、N
チャネルMOSトランジスタQ6とQ7との並列接続と
が直列に接続される。トランジスタQ3とQ4のゲート
が接地Vssに接続される。トランジスタQ3とQ4と
の接続点がノードN、を構成する。トランジスタQ4と
Qsとの接続点がノードN2を構成する。トランジスタ
Q5とQ6との接続点がノードN3を構成する。トラン
ジスタQ、とQ7それぞれの一方端子が結合されノード
N4を構成し、そこに基板バイアス電圧発生回路の出力
VllIBが接続される。トランジスタQ7のゲートに
セルフリフレッシュ制御信号φ、が与えられる。The control section consists of a series connection of a P-channel MOS) transistor Q and an N-channel MOS) transistors Q4 and Q5, and
The parallel connection of channel MOS transistors Q6 and Q7 are connected in series. The gates of transistors Q3 and Q4 are connected to ground Vss. The connection point between transistors Q3 and Q4 constitutes a node N. The connection point between transistors Q4 and Qs constitutes node N2. The connection point between transistors Q5 and Q6 constitutes node N3. One terminal of each of the transistors Q and Q7 is coupled to form a node N4, to which the output VllIB of the substrate bias voltage generation circuit is connected. A self-refresh control signal φ is applied to the gate of transistor Q7.
ヒステリシス回路部は、PチャネルMOS)ランジスタ
Q8とQ+oおよびNチャネルMOSトランジスタQ9
とQ++ とからなるフリップフロップ回路と、Pチャ
ネルMOS)ランジスタQ。The hysteresis circuit section consists of P-channel MOS transistors Q8 and Q+o and N-channel MOS transistor Q9.
and Q++, and a P-channel MOS) transistor Q.
2とNチャネルMOS)ランジスタQI3とからなるイ
ンバータとを含む。トランジスタQ8とQ9との接続点
はノードN、に接続される。トランジスタQ+oとトラ
ンジスタQ++ との接続点がノードN3を構成し、イ
ンバータの入力に接続される。インバータの出力から、
検出信号φpが出力される。2 and an N-channel MOS) transistor QI3. The connection point between transistors Q8 and Q9 is connected to node N. The connection point between transistor Q+o and transistor Q++ constitutes node N3, which is connected to the input of the inverter. From the inverter output,
A detection signal φp is output.
以下の記載において、説明を簡単にするために、Nチャ
ネルトランジスタロ4ないしQ、のしきい値電圧はすべ
てIVであると仮定する。また、セルフリフレッシュ制
御信号φ、は、通常のモードにおいては低レベルであり
、セルフリフレッシュモードにおいては高レベルとなる
ような信号とする。さらに、検出信号φ0が高レベルの
ときリングオシレータは発振され、低レベルのときはリ
ングオシレータの発振が停止されるものとする。In the following description, in order to simplify the explanation, it is assumed that the threshold voltages of all N-channel transistors 4 to Q are IV. Further, the self-refresh control signal φ is a signal that is at a low level in the normal mode and is at a high level in the self-refresh mode. Furthermore, it is assumed that when the detection signal φ0 is at a high level, the ring oscillator is oscillated, and when the detection signal φ0 is at a low level, the oscillation of the ring oscillator is stopped.
まず、通常のモードにおける動作について説明する。出
力V[l[1が浅い場合、たとえば0■のときは、トラ
ンジスタQ、とQ6のしきい値電圧により、ノードN2
がOv以上のレベルにもたらされる。よって、トランジ
スタQ4はオフする。ノードN、はトランジスタQ、に
より高レベルにもたらされる。したがって、検出信号φ
0は高レベルであり、出力VB[lのレベルは、第15
図で説明したように、リングオシレータにより深くなっ
てゆく。First, the operation in normal mode will be explained. When the output V[l[1 is shallow, for example 0, the threshold voltage of transistors Q and Q6 causes the node N2
is brought to a level above Ov. Therefore, transistor Q4 is turned off. Node N is brought to a high level by transistor Q. Therefore, the detection signal φ
0 is a high level, and the level of output VB[l is the 15th
As explained in the figure, the ring oscillator becomes deeper.
出力V[IBが一3Vより深くなると、ノードN2はト
ランジスタQ、とQ、のしきい値電圧により−IVより
低いレベルにもたらされる。よって、トランジスタQ、
がオンする。すなわち、トランジスタQ、とQ、がとも
にオンすることになるが、トランジスタQ、とQ、のコ
ンダクタンスの比を適切に選ぶことにより、ノードN、
を低レベルにもたらすことができる。このとき低レベル
の検出信号φ。が出力されるので、リングオシレータの
発振が停止され、消費電流が低減される。その後、何ら
かの理由により出力Vaaが一3vより浅くなると、再
び検出信号φ0が高レベルとなって、リングオシレータ
の発振が再開される。When the output V[IB goes deeper than -3V, node N2 is brought to a level below -IV by the threshold voltages of transistors Q and Q. Therefore, transistor Q,
turns on. In other words, both transistors Q and Q are turned on, but by appropriately selecting the ratio of the conductances of transistors Q and Q, the node N,
can be brought to a low level. At this time, the detection signal φ is at a low level. is output, the oscillation of the ring oscillator is stopped and current consumption is reduced. Thereafter, when the output Vaa becomes shallower than 13V for some reason, the detection signal φ0 becomes high level again and the ring oscillator restarts oscillation.
二二でヒステリシス回路部において、ノードN、が出力
VB[1の電圧の変化を受けて、高レベルから低レベル
に下がろうとする場合、ノードN。In the hysteresis circuit section in 22, when the node N, attempts to fall from a high level to a low level in response to a change in the voltage of the output VB[1, the node N.
はトランジスタQ8により高レベルにもたらされている
ので、低レベルになるのに時間がかかる。Since it is brought to a high level by transistor Q8, it takes time for it to go to a low level.
しかし、ノードN、がトランジスタ(Loにより高レベ
ルにもたらされれば、ノードN、はトランジスタQ9を
介して急速に低レベルにもたらされる。逆に、ノードN
、が低レベルから高レベルに変化する場合も、同様に成
る幅をもって変化するので、第7図に示したように、ノ
ードN1の電圧はヒステリシスをもって変化する。した
がって、基板バイアス電圧発生回路の出力Vaaは、所
定のレベルVBa sに対し第8図に示すようにヒステ
リシスをもって変化する。However, if node N, is brought to a high level by transistor (Lo), node N, is quickly brought to a low level through transistor Q9.
When changing from a low level to a high level, the voltage changes with a similar width, so the voltage at the node N1 changes with hysteresis as shown in FIG. Therefore, the output Vaa of the substrate bias voltage generating circuit changes with hysteresis as shown in FIG. 8 with respect to a predetermined level VBas.
第8図は、基板バイアス電圧発生回路の出力電圧と検出
信号φ0との変化の対応を示すグラフである。FIG. 8 is a graph showing the correspondence between changes in the output voltage of the substrate bias voltage generation circuit and the detection signal φ0.
次に、再び第7図を参照して、セルフリフレッシュモー
ド時の動作について説明する。この場合、セルフリフレ
ッシュ制御信号φ、が高レベルであるので、トランジス
タQ、がオンし、したがって、ノードN、とN4は同じ
電位にもたらされる。基板バイアス電圧発生回路の出力
Vaaのレベルが一2Vより深くなるとリングオシレー
タの発振が停止する。すなわち、通常モードにおける動
作よりも出力VB[1のレベルが浅く制御されるので、
リングオシレータに供給すべき電荷量が少なくてよく、
したがって消費電力が低減される。Next, referring again to FIG. 7, the operation in the self-refresh mode will be described. In this case, since the self-refresh control signal φ is at a high level, transistor Q is turned on, thus bringing nodes N and N4 to the same potential. When the level of the output Vaa of the substrate bias voltage generation circuit becomes deeper than 12V, the ring oscillator stops oscillating. In other words, since the level of the output VB[1 is controlled to be shallower than in normal mode operation,
The amount of charge that needs to be supplied to the ring oscillator is small;
Therefore, power consumption is reduced.
第9図は、この発明によって使用される制御回路の一例
を示す回路図である。第9図は、第1図に示された制御
回路322の最も簡単な例であり、遅延用バッファ32
3が示される。FIG. 9 is a circuit diagram showing an example of a control circuit used in accordance with the present invention. FIG. 9 is the simplest example of the control circuit 322 shown in FIG.
3 is shown.
第10図は、この発明によって使用されるセルフリフレ
ッシュ終了検出回路の一例を示す回路図である。このセ
ルフリフレッシュ終了検出回路331は、2人力を有す
るNOR素子Nrと、遅延回路を構成するインバータ1
1ないしIm (mは奇数)とを含む。FIG. 10 is a circuit diagram showing an example of a self-refresh completion detection circuit used in the present invention. This self-refresh completion detection circuit 331 includes a NOR element Nr having two functions, and an inverter 1 that constitutes a delay circuit.
1 to Im (m is an odd number).
第11図は、第10図の回路の動作の説明をするための
タイミングチャートである。第11図に示すように、こ
の回路331はセルフリフレッシュ制御信号φ、に応答
して、セルフリフレッシュモード終了時に遅延回路によ
って決められる遅延時間Tdに相当するパルス幅を有す
るワンショットパルスを終了検出信号φEとして出力す
る。FIG. 11 is a timing chart for explaining the operation of the circuit shown in FIG. 10. As shown in FIG. 11, in response to the self-refresh control signal φ, this circuit 331 sends a one-shot pulse having a pulse width corresponding to the delay time Td determined by the delay circuit at the end of the self-refresh mode to the end detection signal. Output as φE.
第12図は、この発明に使用される制御回路332の一
例を示す回路図である。この制御回路332は、RSフ
リップフロップ334と、インバータ335とを含む。FIG. 12 is a circuit diagram showing an example of the control circuit 332 used in the present invention. This control circuit 332 includes an RS flip-flop 334 and an inverter 335.
フリップフロップ334のセット端子Sはセルフリフレ
ッシュ終了検出信号φ[を受けるように接続され、リセ
ット端子Rは、インバータ335により反転された検出
信号φDを受けるように接続される。The set terminal S of the flip-flop 334 is connected to receive the self-refresh completion detection signal φ[, and the reset terminal R is connected to receive the detection signal φD inverted by the inverter 335.
動作において、フリップフロップ334は、セルフリフ
レッシュモード終了時に一時的に高レベルになった信号
φEを受け、セットされ、高レベルの制御信号φc2を
出力する。これにより、前述のように、追加の基板バイ
アス電圧発生部33のリングオシレータ333が活性化
される。なお、このとき既に、セルフリフレッシュ制御
信号φ。In operation, flip-flop 334 receives signal φE which temporarily becomes high level at the end of self-refresh mode, is set, and outputs high level control signal φc2. As a result, as described above, the ring oscillator 333 of the additional substrate bias voltage generating section 33 is activated. Note that at this time, the self-refresh control signal φ has already been applied.
は低レベルとなっているので、基板電位検出回路321
は通常モードにおける所定の深いレベルを検出するよう
になっている。is at a low level, so the substrate potential detection circuit 321
is designed to detect a predetermined deep level in normal mode.
以上の実施例の説明において、基板バイアス電圧発生回
路のバイアス能力を一時的に高める手段として、追加の
基板バイアス電圧発生部を設けたものを示したが、これ
に限らず、たとえば、第13図に示すようなリングオシ
レータの発振周波数を一時的に高める手段(Nチャネル
MOSトランジスタQ+s)、または、第14図に示す
ようなチャージポンプ用のキャパシタの容量を一時的に
増大させる手段(キャパシタC2およびNチャネルMO
SトランジスタQ+7とQ+a)などのいずれを用いて
も、同様の効果が得られる。In the above description of the embodiments, an additional substrate bias voltage generation section has been shown as a means for temporarily increasing the bias capability of the substrate bias voltage generation circuit, but the present invention is not limited to this, and for example, as shown in FIG. A means for temporarily increasing the oscillation frequency of a ring oscillator as shown in FIG. 14 (N-channel MOS transistor Q+s), or a means for temporarily increasing the capacitance of a charge pump capacitor as shown in FIG. N channel MO
Similar effects can be obtained by using either of the S transistors Q+7 and Q+a).
[発明の効果コ
以上のように、この発明によれば、リングオシレータ回
路手段を有する基板電圧発生手段と、その出力電圧およ
び状態制御信号に応答してリングオシレータ回路手段を
制御するリングオシレータ制御手段と、セルフリフレッ
シュ動作終了時に一時的に基板電圧発生手段の出力能力
を高める追加の基板電圧発生手段とを含むので、セルフ
リフレッシュモードでの電力消費量を減じることができ
、かつ、セルフリフレッシュモードの後のモードの動作
を安定して確実に行なうことができるダイナミック型半
導体記憶装置を得ることができる。[Effects of the Invention] As described above, according to the present invention, there is provided a substrate voltage generation means having a ring oscillator circuit means, and a ring oscillator control means for controlling the ring oscillator circuit means in response to the output voltage and state control signal thereof. and additional substrate voltage generation means that temporarily increases the output capability of the substrate voltage generation means at the end of the self-refresh operation, so that power consumption in the self-refresh mode can be reduced, and power consumption in the self-refresh mode can be reduced. It is possible to obtain a dynamic semiconductor memory device that can stably and reliably perform operations in subsequent modes.
第1図は、この発明による基板バイアス電圧発生回路の
一実施例を示すブロック図である。第2図は、この発明
が適用されるダイナミック型半導体記憶装置を示す概略
のブロック図である。第3図および第4図は、それぞれ
この発明において使用されるセルフリフレッシュ制御信
号発生回路の具体例を示す回路図およびブロック図であ
る。第5図は、第1図の動作を説明するためのタイミン
グチャートである。第6図は、この発明において使用さ
れるリングオシレータの一例を示す回路図である。第7
図は、この発明において使用される基板電位検出回路の
一例を示す回路図である。第8図は、第7図の動作を説
明するための電圧変動を示すグラフである。第9図は、
この発明において使用される制御回路322の一例を示
す図である。第10図は、この発明において使用される
セルフリフレッシュ終了検出回路の一例を示す回路図で
ある。第11図は、第10図の動作を説明するためのタ
イミングチャートである。第12図は、この発明におい
て使用されるルリ御回路332の一例を示す図である。
第13図は、この発明の他の実施例に用いられる基板バ
イアス電圧発生回路のバイアス能力を一時的に高める手
段を示す回路図である。第14図は、この発明のさらに
他の実施例において用いられる基板バイアス電圧発生回
路のバイアス能力を一時的に高める手段を示す回路図で
ある。第15図は、従来の基板バイアス電圧発生回路を
示す回路図である。第16図は、第15図の動作を説明
するための波形図である。第17図は、従来の他の基板
バイアス電圧発生回路を示す回路図である。
図において、1は外部端子、2はセルフリフレッシュ制
御信号発生回路、3は基板バイアス電圧発生回路、31
は基゛板バイアス電圧発生部、32はリングオシレータ
制御部、33は追加の基板バイアス電圧発生部、311
と333はリングオシレータ、321は基板電位検出回
路、322と332は制御回路、331はセルフリフレ
ッシュ終了検出回路、41は従来の基板バイアス電圧発
生回路、411はリングオシレータ、442は基板電位
検出回路、443は制御回路である。
なお、図中同一符号は同一または相当部分を示す。FIG. 1 is a block diagram showing an embodiment of a substrate bias voltage generating circuit according to the present invention. FIG. 2 is a schematic block diagram showing a dynamic semiconductor memory device to which the present invention is applied. FIGS. 3 and 4 are a circuit diagram and a block diagram, respectively, showing specific examples of a self-refresh control signal generation circuit used in the present invention. FIG. 5 is a timing chart for explaining the operation of FIG. 1. FIG. 6 is a circuit diagram showing an example of a ring oscillator used in the present invention. 7th
The figure is a circuit diagram showing an example of a substrate potential detection circuit used in the present invention. FIG. 8 is a graph showing voltage fluctuations for explaining the operation of FIG. 7. Figure 9 shows
FIG. 3 is a diagram showing an example of a control circuit 322 used in the present invention. FIG. 10 is a circuit diagram showing an example of a self-refresh completion detection circuit used in the present invention. FIG. 11 is a timing chart for explaining the operation of FIG. 10. FIG. 12 is a diagram showing an example of the Lurie control circuit 332 used in the present invention. FIG. 13 is a circuit diagram showing means for temporarily increasing the bias capability of the substrate bias voltage generating circuit used in another embodiment of the present invention. FIG. 14 is a circuit diagram showing means for temporarily increasing the bias capability of the substrate bias voltage generating circuit used in still another embodiment of the present invention. FIG. 15 is a circuit diagram showing a conventional substrate bias voltage generation circuit. FIG. 16 is a waveform diagram for explaining the operation of FIG. 15. FIG. 17 is a circuit diagram showing another conventional substrate bias voltage generation circuit. In the figure, 1 is an external terminal, 2 is a self-refresh control signal generation circuit, 3 is a substrate bias voltage generation circuit, and 31
31 is a substrate bias voltage generation section, 32 is a ring oscillator control section, 33 is an additional substrate bias voltage generation section, and 311 is a substrate bias voltage generation section;
and 333 are ring oscillators, 321 is a substrate potential detection circuit, 322 and 332 are control circuits, 331 is a self-refresh completion detection circuit, 41 is a conventional substrate bias voltage generation circuit, 411 is a ring oscillator, 442 is a substrate potential detection circuit, 443 is a control circuit. Note that the same reference numerals in the figures indicate the same or corresponding parts.
Claims (1)
記憶装置であって、 リングオシレータ回路手段を有し、基板バイアス電圧を
発生するための基板電圧発生手段と、外部から前記半導
体記憶装置の状態を制御するための状態制御信号を受け
、制御信号を発生するための制御信号発生手段と、 前記基板電圧発生手段の出力電圧および前記制御信号に
応答して、前記リングオシレータ回路手段を制御するた
めのリングオシレータ制御手段と、セルフリフレッシュ
動作の終了を検出して、セルフリフレッシュ動作終了時
に一時的に前記基板電圧発生手段の出力能力を高める追
加の基板電圧発生手段とを含む、ダイナミック型半導体
記憶装置。[Scope of Claims] A dynamic semiconductor memory device having a self-refresh function, comprising a ring oscillator circuit means, a substrate voltage generation means for generating a substrate bias voltage, and a state of the semiconductor memory device from the outside. control signal generating means for receiving a state control signal and generating a control signal for controlling the ring oscillator circuit means; and controlling the ring oscillator circuit means in response to the output voltage of the substrate voltage generating means and the control signal. and additional substrate voltage generation means for detecting the end of a self-refresh operation and temporarily increasing the output capability of the substrate voltage generation means at the end of the self-refresh operation. .
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
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- 1988-02-23 JP JP63040017A patent/JPH0778992B2/en not_active Expired - Fee Related
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