KR100701705B1 - Self refresh control circuit of semiconductor memory device - Google Patents

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KR100701705B1 KR1020060003553A KR20060003553A KR100701705B1 KR 100701705 B1 KR100701705 B1 KR 100701705B1 KR 1020060003553 A KR1020060003553 A KR 1020060003553A KR 20060003553 A KR20060003553 A KR 20060003553A KR 100701705 B1 KR100701705 B1 KR 100701705B1
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Abstract

A self refresh control circuit of a semiconductor memory device is provided to reduce current consumption by generating an oscillation enable signal independently from a division reset signal. A self refresh control circuit of a semiconductor memory device includes a controller(100), an oscillator(200), a dividing unit(300), and an output unit(400). The controller receives a self refresh signal, which is enabled during a self refresh mode, and a self refresh pulse signal and outputs an oscillation enable signal and a division reset signal. The self refresh pulse signal is generated every self refresh period. The oscillator outputs an oscillator signal, which is used as a reference of the self refresh period, in response to the oscillation enable signal. The dividing unit divides the oscillator signal, outputs the divided signal as the division signal, and is reset by the division reset signal. The output unit outputs the self refresh pulse signal by using the division signal.

Description

반도체 메모리 장치의 셀프 리프레쉬 제어 회로{SELF REFRESH CONTROL CIRCUIT OF SEMICONDUCTOR MEMORY DEVICE}Self-refresh control circuit of semiconductor memory device {SELF REFRESH CONTROL CIRCUIT OF SEMICONDUCTOR MEMORY DEVICE}

도 1은 종래 기술에 따른 반도체 메모리 장치의 셀프 리프레쉬 제어 회로에 포함된 제어부의 블럭도.1 is a block diagram of a controller included in a self refresh control circuit of a semiconductor memory device according to the prior art;

도 2는 종래 기술에 따른 반도체 메모리 장치의 셀프 리프레쉬 제어 회로에 포함된 제어부의 동작을 나타내는 파형도.2 is a waveform diagram illustrating an operation of a controller included in a self-refresh control circuit of a semiconductor memory device according to the prior art.

도 3은 본 발명에 따른 반도체 메모리 장치의 셀프 리프레쉬 제어 회로의 블럭도.3 is a block diagram of a self refresh control circuit of the semiconductor memory device according to the present invention;

도 4는 본 발명에 따른 반도체 메모리 장치의 셀프 리프레쉬 제어 회로에 포함된 제어부(100)의 회로도.4 is a circuit diagram of a controller 100 included in a self-refresh control circuit of a semiconductor memory device according to the present invention.

도 5는 본 발명에 따른 반도체 메모리 장치의 셀프 리프레쉬 제어 회로에 포함된 제어부(100)의 동작을 나타내는 파형도.5 is a waveform diagram illustrating an operation of the controller 100 included in the self-refresh control circuit of the semiconductor memory device according to the present invention.

본 발명은 반도체 메모리 장치에 관한 것으로, 보다 상세하게는 셀프 리프레쉬 모드 동작을 제어하기 위한 반도체 메모리 장치의 셀프 리프레쉬 제어 회로에 관한 것이다.The present invention relates to a semiconductor memory device, and more particularly, to a self refresh control circuit of a semiconductor memory device for controlling a self refresh mode operation.

일반적으로, DARM(Dynamic Random Access Memory)의 셀은 데이터를 써준 후 일정 시간이 지나면, 여러 가지 누설(leakage) 소스를 통해 데이터를 잃어버리므로, 그 전에 주기적으로 데이터를 다시 써주는 리프레쉬(refresh) 동작을 필요로 한다.In general, a cell in a DRAM (Dynamic Random Access Memory) loses data through various leakage sources after a certain period of time after it has been written, thus refreshing the data periodically. Requires action.

여기서, 리프레쉬 동작은 셀 트랜지스터를 턴 온시켜 그 안에 저장된 데이터를 비트 라인 쌍(pair)에 실은 후, 비트 라인 감지 증폭기를 통해 전원전압 레벨로 증폭시켜 셀에 데이터를 재저장(restore)하는 동작을 의미한다.In the refresh operation, the cell transistor is turned on to load data stored in the bit line pair, and then amplified to a power supply voltage level through a bit line sense amplifier to restore data to the cell. it means.

이러한 리프레쉬 동작은 크게 오토 리프레쉬 동작과 셀프 리프레쉬 동작으로 나누어진다.Such a refresh operation is largely divided into an auto refresh operation and a self refresh operation.

우선, 오토(auto) 리프레쉬 동작은 데이터를 읽고 쓰는 일반 동작 사이에 외부 커맨드를 입력받아 한 워드 라인과 연결된 셀들의 데이터를 재저장하는 것으로서, 오토 리프레쉬 커맨드가 들어갈 때마다 하나의 워드 라인이 인에이블되어 리프레쉬 동작을 행하게 되므로 리프레쉬 회수와 시간에 대한 사양이 정해져 있다.First, the auto refresh operation receives an external command between normal operations of reading and writing data, and restores data of cells connected to one word line. When an auto refresh command is entered, one word line is enabled. Since the refresh operation is performed, the specifications for the number of refreshes and the time are set.

다음, 셀프(self) 리프레쉬 동작은 오토 리프레쉬와는 달리 클럭 인에이블 신호(CKE)를 '로우'로 떨어뜨려 다른 동작을 일체 하지 않고 오직 리프레쉬 동작만 수행하는 동작이다.Next, unlike the auto refresh operation, the self refresh operation drops the clock enable signal CKE to 'low' to perform only the refresh operation without performing any other operation.

여기서, 셀프 리프레쉬 동작은 오토 리프레쉬와 같이 내부 카운터에서 보내주는 주소를 받아 수행한다. 하지만, 셀프 리프레쉬 동작에서 리프레쉬 주기는 오토 리프레쉬에 대한 사양을 따른 것이 아니라, 셀 트랜지스터가 가지는 데이터 리 텐션 타임(data retention time)에 따라 더 긴 주기를 가지고 리프레쉬를 수행하게 된다. 이는, 'IDD6'라는 스펙을 만족하기 위한 것으로서, 리프레쉬 동작 이후 가지는 스탠바이 시간이 길어질수록 더 좋은 'IDD6'를 얻을 수 있기 때문이다.In this case, the self refresh operation is performed by receiving an address sent from an internal counter like an auto refresh. However, in the self-refresh operation, the refresh period does not follow the specification for auto refresh, but the refresh is performed with a longer period according to the data retention time of the cell transistor. This is to satisfy the specification of 'IDD6', because the longer the standby time after the refresh operation, the better 'IDD6' can be obtained.

이와 같이, DARM에서는 셀 특성에 따른 셀프 리프레쉬 주기를 맞추기 위해, 발진부를 통하여 기본 주기를 생성한 후, 분주부를 통하여 상기 기본 주기를 분주하여 원하는 주기를 생성한다.As described above, the DARM generates a basic period through the oscillator and then divides the basic period through the divider to generate a desired period in order to match the self refresh period according to the cell characteristics.

그리고, 종래에는 도 1에 도시된 제어부를 통하여 발진부와 분주부의 동작을 제어하였다. 이 제어부는 셀프 리프레쉬 신호(SREF)와 셀프 리프레쉬 펄스 신호(SELF_F)를 입력받아서 분주 리셋 신호(CRST)로 출력하는 분주 리셋 신호 발생부(10)와, 분주 리셋 신호(CRST)와 셀프 리프레쉬 신호(SREF)를 입력받아서 발진 인에이블 신호(OSC_EN)로 출력하는 제어 신호 발생부(20)로 구성된다.In the related art, operations of the oscillator and the dispensing unit are controlled through the control unit shown in FIG. 1. The controller receives the self-refresh signal SREF and the self-refresh pulse signal SELF_F, and outputs the divided reset signal generator 10 to output the divided reset signal CRST, the divided reset signal CRST and the self-refresh signal ( The control signal generator 20 receives the SREF and outputs the oscillation enable signal OSC_EN.

여기서, 셀프 리프레쉬 신호(SREF)는 셀프 리프레쉬 모드 동안 인에이블되는 신호이고, 셀프 리프레쉬 펄스 신호(SELF_F)는 셀프 리프레쉬 주기마다 펄스를 발생하는 신호이며, 발진 인에이블 신호(OSC_EN)는 발진부(도시하지 않음)의 동작을 제어하기 위한 신호이다.Here, the self refresh signal SREF is a signal that is enabled during the self refresh mode, and the self refresh pulse signal SELF_F is a signal that generates a pulse every self refresh period, and the oscillation enable signal OSC_EN is an oscillator (not shown). Is a signal for controlling the operation.

이와 같이, 종래에는 분주 리셋 신호(CRST)와 셀프 리프레쉬 신호(SREF)를 입력받는 제어 신호 발생부(20)를 통하여 발진 인에이블 신호(OSC_EN)를 출력한다. 이때, 분주 리셋 신호(CRST)는 분주부(도시하지 않음)의 리셋을 제어하기 위한 신호로 사용될 수 있다.As described above, the oscillation enable signal OSC_EN is output through the control signal generator 20 which receives the divided reset signal CRST and the self refresh signal SREF. In this case, the frequency division reset signal CRST may be used as a signal for controlling the reset of the frequency division part (not shown).

하지만, 종래에는 분주부의 리셋 동작을 제어하기 위한 분주 리셋 신호 (CRST)가 발진 인에이블 신호(OSC_EN)를 생성하는데 이용되므로, 셀프 리프레쉬 동작 이후 발진부를 제어할 수 없는 문제점이 있다.However, since the divided reset signal CRST for controlling the reset operation of the divider is used to generate the oscillation enable signal OSC_EN, there is a problem in that the oscillator cannot be controlled after the self refresh operation.

이를 도 2를 참조하여 상세히 살펴보면, 분주 리셋 신호 발생부(10)에서 출력된 분주 리셋 신호(CRST)는 분주부의 리셋 동작을 제어하기 위한 신호로 사용될 수 있다.Referring to FIG. 2, the divided reset signal CRST output from the divided reset signal generator 10 may be used as a signal for controlling a reset operation of the divided parts.

하지만, 종래의 제어부는 셀프 리프레쉬 모드에서만 발진부가 동작하도록 하기 위해 도 1의 종래의 회로에서 셀프 리프레쉬 펄스 신호(SELF_F)를 받지 않고 접지(VSS)와 연결하면, 분주 리셋 신호(CRST)가 접지 레벨로 하강하여 셀프 리프레쉬 주기마다 분주 리셋 신호(CRST)가 뜨지 않는다. 따라서, 분주부가 리셋되지 않아 분주 카운터가 연산을 한 바퀴 돌아 지정한 분주로 돌아올 때까지 셀프 리프레쉬 펄스 신호(SELF_F)의 펄스가 뜨지 않게 된다.However, if the conventional control unit is connected to the ground VSS without receiving the self refresh pulse signal SELF_F in the conventional circuit of FIG. 1 to operate the oscillator only in the self refresh mode, the divided reset signal CRST is at ground level. The frequency converter reset signal CRST does not appear at every self refresh cycle. Therefore, the pulse of the self-refresh pulse signal SELF_F does not float until the frequency division portion is not reset and the frequency division counter returns to the designated frequency division once.

즉, 종래에는 셀 트랜지스터의 데이터 리텐션 타임(retention time)에 맞추어 정해진 셀프 리프레쉬 주기에 따라 셀프 리프레쉬 동작을 행할 수 없는 문제점이 있다.That is, conventionally, there is a problem in that the self refresh operation cannot be performed according to the self refresh period determined in accordance with the data retention time of the cell transistor.

이와 같이, 분주 리셋 신호(CRST)를 이용하여 발진 인에이블 신호(OSC_EN)를 생성하는 종래의 회로에서는 간단한 신호변경을 통해 발진부만을 따로 제어할 수 없다.As described above, in the conventional circuit which generates the oscillation enable signal OSC_EN by using the divided reset signal CRST, the oscillator cannot be separately controlled through a simple signal change.

다시 말해, 발진부는 셀프 리프레쉬 모드에서 셀프 리프레쉬 주기를 생성하기 위한 것 외에 다른 동작에 관여하지 않는다. 하지만, 종래의 회로에서는 분주 리셋 신호(CRST)를 이용하여 발진 인에이블 신호(OSC_EN)를 생성하므로, 셀프 리프 레쉬 동작 외에서도 발진부가 동작한다.In other words, the oscillator does not engage in any operation other than to generate a self refresh period in the self refresh mode. However, in the conventional circuit, since the oscillation enable signal OSC_EN is generated using the division reset signal CRST, the oscillator operates in addition to the self-leaf rest operation.

따라서, 종래에는 발진부가 셀프 리프레쉬 모드 외에서도 동작하여서 발진부의 동작에 따른 전류 소모가 큰 문제점이 있다.Therefore, in the related art, the oscillator operates outside the self-refresh mode, thereby causing a large current consumption due to the operation of the oscillator.

따라서, 본 발명은 상기한 바와 같은 선행기술에 내재한 문제점을 해결하기 위해 창작된 것으로, 본 발명의 목적은 반도체 메모리 장치의 셀프 리프레쉬 동작을 제어함에 있어서, 발진부의 동작을 제어하여 전류 이득을 얻는 동시에 분주부의 리셋 동작도 제어하고자 함에 있다.Accordingly, the present invention was created to solve the problems inherent in the prior art as described above, and an object of the present invention is to control the operation of the oscillator to obtain a current gain in controlling the self refresh operation of the semiconductor memory device. At the same time, it is intended to control the reset operation of the dispenser.

상기한 바와 같은 목적을 달성하기 위한 반도체 메모리 장치의 셀프 리프레쉬 제어 회로는, 셀프 리프레쉬 모드 동안 인에이블 상태로 인가되는 셀프 리프레쉬 신호와 셀프 리프레쉬 주기마다 펄스를 발생하는 셀프 리프레쉬 펄스 신호를 피드백받아, 발진 인에이블 신호와 분주 리셋 신호로 출력하는 제어부; 상기 발진 인에이블 신호에 응답하여 동작하며, 셀프 리프레쉬 구간의 기준이 되는 발진 신호를 출력하는 발진부; 상기 발진 신호를 분주하여 분주 신호로 출력하며, 상기 분주 리셋 신호에 의해 리셋되는 분주부; 및 상기 분주 신호를 이용하여 셀프 리프레쉬 동작을 시작하기 위한 타이밍을 나타내는 셀프 리프레쉬 펄스 신호를 출력하는 출력부;를 포함하는 것을 특징으로 한다.The self-refresh control circuit of the semiconductor memory device for achieving the above object is oscillated by receiving the self-refresh signal applied in the enabled state during the self-refresh mode and the self-refresh pulse signal that generates a pulse for each self-refresh cycle. A control unit for outputting the enable signal and the divided reset signal; An oscillator which operates in response to the oscillation enable signal and outputs an oscillation signal which is a reference of a self refresh period; A division unit which divides the oscillation signal and outputs it as a division signal, and is reset by the division reset signal; And an output unit configured to output a self refresh pulse signal indicating a timing for starting a self refresh operation by using the divided signal.

상기 구성에서, 상기 제어부는 상기 셀프 리프레쉬 신호와 상기 셀프 리프레쉬 펄스 신호를 입력받아 상기 분주 리셋 신호로 출력하는 분주 리셋 신호 발생부 와, 상기 셀프 리프레쉬 신호를 반전하여 상기 발진 인에이블 신호로 출력하는 제어 신호 발생부를 포함하는 것이 바람직하다.In the above configuration, the control unit is a control unit for receiving the self-refresh signal and the self-refresh pulse signal divided by the frequency division reset signal generator for outputting the divided reset signal, and inverting the self-refresh signal to output the oscillation enable signal It is preferable to include a signal generator.

상기 구성에서, 상기 제어부는 상기 셀프 리프레쉬 신호가 인에이블될 때에 상기 발진부를 동작시키기 위한 발진 인에이블 신호를 출력시키는 것이 바람직하다.In the above configuration, the control unit preferably outputs an oscillation enable signal for operating the oscillation unit when the self refresh signal is enabled.

상기 구성에서, 상기 제어부는 상기 셀프 리프레쉬 신호와 상기 셀프 리프레쉬 펄스 신호가 인에이블될 때에 상기 분주부를 리셋시키기 위한 상기 분주 리셋 신호를 출력하는 것이 바람직하다.In the above configuration, the control unit preferably outputs the division reset signal for resetting the division unit when the self refresh signal and the self refresh pulse signal are enabled.

상기 구성에서, 상기 제어 신호 발생부는 상기 셀프 리프레쉬 신호를 반전하여 발진 인에이블 신호로 출력하는 인버터를 포함하는 것이 바람직하다.In the above configuration, the control signal generation unit preferably includes an inverter for inverting the self refresh signal and outputting the oscillation enable signal.

상기 구성에서, 상기 분주 리셋 신호 발생부는, 상기 셀프 리프레쉬 신호를 지연시켜서 지연된 셀프 리프레쉬 신호로 출력하는 지연 수단; 상기 셀프 리프레쉬 신호를 반전 출력하는 제 1 인버터; 상기 제 1 인버터에서 출력된 신호와 셀프 리프레쉬 펄스 신호를 논리 조합하는 노아 게이트; 및 상기 노아 게이트에서 논리 조합된 신호를 반전시켜서 분주 리셋 신호로 출력하는 제 2 인버터;를 포함하는 것이 바람직하다.In the above configuration, the frequency division reset signal generation unit includes: delay means for delaying the self refresh signal and outputting the delayed self refresh signal; A first inverter for inverting the self refresh signal; A NOR gate for logically combining the signal output from the first inverter and the self refresh pulse signal; And a second inverter for inverting the logic-combined signal at the NOR gate and outputting the divided reset signal.

이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시 예를 상세하게 설명하기로 한다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings.

도 3은 본 발명에 따른 반도체 메모리 장치에서 셀프 리프레쉬 동작을 제어하기 위한 셀프 리프레쉬 제어 회로의 블럭도이다.3 is a block diagram of a self refresh control circuit for controlling a self refresh operation in the semiconductor memory device according to the present invention.

도시된 바와 같이, 반도체 메모리 장치의 셀프 리프레쉬 제어 회로는 제어부(100), 발진부(200), 분주부(300), 및 출력부(400)를 포함한다.As shown, the self refresh control circuit of the semiconductor memory device includes a controller 100, an oscillator 200, a divider 300, and an output 400.

여기서, 제어부(100)는 셀프 리프레쉬 모드 동안 인에이블 상태로 인가되는 셀프 리프레쉬 신호(SREF)와 출력부(400)에서 출력된 셀프 리프레쉬 펄스 신호(SELF_F)를 피드백받아, 발진 인에이블 신호(OSC_EN)와 분주 리셋 신호(CRST)로 출력한다.Here, the control unit 100 receives the self-refresh signal SREF applied to the enable state during the self-refresh mode and the self-refresh pulse signal SELF_F output from the output unit 400 to receive the oscillation enable signal OSC_EN. And a frequency division reset signal (CRST).

또한, 발진부(200)는 발진 인에이블 신호(OSC_EN)에 응답하여 동작하며, 셀프 리프레쉬 구간 동안 기준이 되는 발진 신호(OSC_CLK)를 출력한다.In addition, the oscillator 200 operates in response to the oscillation enable signal OSC_EN, and outputs an oscillation signal OSC_CLK which is a reference during the self refresh period.

그리고, 분주부(300)는 발진 신호(OSC_CLK)를 분주하여 분주 신호(DV_CLK)로 출력하며, 분주 리셋 신호(CRST)에 의해 리셋된다.The division unit 300 divides the oscillation signal OSC_CLK and outputs it as the division signal DV_CLK, and is reset by the division reset signal CRST.

아울러, 출력부(400)는 분주 신호(DV_CLK)를 이용하여 셀프 리프레쉬 주기마다 펄스를 발생하는 셀프 리프레쉬 펄스 신호(SELF_F)를 출력한다.In addition, the output unit 400 outputs a self refresh pulse signal SELF_F that generates a pulse for each self refresh period by using the divided signal DV_CLK.

이와 같은 구성을 갖는 반도체 메모리 장치의 셀프 리프레쉬 제어 회로는 제어부(100)에서 발진 인에이블 신호(OSC_EN)와 분주 리셋 신호(CRST)를 생성하고, 이들 신호(OSC_EN,CRST)에 의하여 발진부(200)와 분주부(300)의 동작이 각각 제어된다. 이러한 제어부(100)의 구성을 상세히 살펴보면 아래와 같다.The self-refresh control circuit of the semiconductor memory device having such a configuration generates the oscillation enable signal OSC_EN and the divided reset signal CRST in the controller 100, and the oscillator 200 is generated by these signals OSC_EN and CRST. And the operation of the dispensing unit 300 is controlled, respectively. Looking at the configuration of the control unit 100 in detail as follows.

도 4는 본 발명에 따른 반도체 메모리 장치의 셀프 리프레쉬 제어 회로에서 제어부(100)의 구성을 설명하기 위한 회로도이다.4 is a circuit diagram illustrating the configuration of the controller 100 in the self-refresh control circuit of the semiconductor memory device according to the present invention.

도시된 바와 같이, 제어부(100)는 셀프 리프레쉬 신호(SREF)와 셀프 리프레쉬 펄스 신호(SELF_F)를 입력받아 분주 리셋 신호(CRST)를 출력하는 분주 리셋 신 호 발생부(110)와, 셀프 리프레쉬 신호(SREF)를 반전하여 발진 인에이블 신호(OSC_EN)를 출력하는 제어 신호 발생부(120)를 포함한다.As shown, the control unit 100 receives the self-refresh signal SREF and the self-refresh pulse signal SELF_F, and outputs a dividing reset signal generator 110 to output the dividing reset signal CRST, and a self-refresh signal. The control signal generator 120 outputs the oscillation enable signal OSC_EN by inverting (SREF).

여기서, 분주 리셋 신호 발생부(110)는 셀프 리프레쉬 신호(SREF)를 입력받아 지연된 셀프 리프레쉬 신호(SREFD)로 출력하는 지연부(111), 지연부(111)에 의해 지연된 셀프 리프레쉬 신호(SREFD)를 반전 출력하는 인버터(112), 인버터(112)에서 출력된 신호와 셀프 리프레쉬 펄스 신호(SELF_F)를 노아 조합하는 노아 게이트(113), 및 노아 게이트(113)에서 출력된 신호를 반전시켜서 분주 리셋 신호(CRST)로 출력하는 인버터(114)를 포함한다.Here, the frequency division reset signal generator 110 receives the self refresh signal SREF and outputs the delayed self refresh signal SREFD as a delayed part 111 and the delayed part 111 as the self refresh signal SREFD. Inverter 112 for inverting the output, NOR gate 113 for quinoa combination of the signal output from inverter 112 and the self-refresh pulse signal SELF_F, and the signal output from noah gate 113 to invert the frequency division reset. An inverter 114 for outputting the signal CRST.

또한, 제어 신호 발생부(120)는 셀프 리프레쉬 신호(SREF)를 반전시켜서 발진 인에이블 신호(OSC_EN)로 출력하는 인버터(121)를 포함한다.In addition, the control signal generator 120 includes an inverter 121 that inverts the self refresh signal SREF and outputs the oscillation enable signal OSC_EN.

도 5는 본 발명에 따른 반도체 메모리 장치의 셀프 리프레쉬 제어 회로에서 제어부(110)의 동작을 나타내는 파형도이다.5 is a waveform diagram illustrating an operation of the controller 110 in the self-refresh control circuit of the semiconductor memory device according to the present invention.

이하, 도 4 및 도 5를 참조하여 제어부(110)의 동작을 상세히 살펴보기로 한다.Hereinafter, the operation of the controller 110 will be described in detail with reference to FIGS. 4 and 5.

우선, 분주 리셋 신호 발생부(110)에서, 지연부(111)는 셀프 리프레쉬 모드 동안 인에이블되는 셀프 리프레쉬 신호(SREF)를 지연시켜서 지연된 셀프 리프레쉬 신호(SREFD)로 출력한다. 그리고 나서, 인버터(112)는 지연된 셀프 리프레쉬 신호(SREFD)를 반전한다.First, in the division reset signal generator 110, the delay unit 111 delays the self refresh signal SREF enabled during the self refresh mode and outputs the delayed self refresh signal SREFD. The inverter 112 then inverts the delayed self refresh signal SREFD.

이후, 노아 게이트(113)는 인버터(112)의 출력 신호와 셀프 리프레쉬 주기를 알리기 위한 셀프 리프레쉬 펄스 신호(SELF_F)를 노아 조합한다. 그리고 나서, 인 버터(114)는 노아 게이트(113)의 출력 신호를 반전시켜서 분주 리셋 신호(CRST)로 출력한다.Thereafter, the NOR gate 113 combines the output signal of the inverter 112 and the self refresh pulse signal SELF_F for informing the self refresh cycle. The inverter 114 then inverts the output signal of the NOR gate 113 and outputs it as the divided reset signal CRST.

여기서, 분주 리셋 신호(CRST)는 분주부(300)를 셀프 리프레쉬 모드가 끝날 때 리셋시키기 위한 신호이며, 분주 리셋 신호(CRST)가 인에이블, 즉, 하이 레벨일 때 분주부(300)가 리셋된다.Here, the frequency division reset signal CRST is a signal for resetting the frequency division unit 300 when the self refresh mode ends, and the frequency division unit 300 is reset when the frequency division reset signal CRST is enabled, that is, at a high level. do.

이어서, 제어 신호 발생부(120)에서, 인버터(121)는 셀프 리프레쉬 신호(SREF)를 반전시켜서 발진 인에이블 신호(OSC_EN)로 출력한다.Subsequently, in the control signal generator 120, the inverter 121 inverts the self refresh signal SREF and outputs the oscillation enable signal OSC_EN.

여기서, 발진 인에이블 신호(OSC_EN)는 발진부(200)를 셀프 리프레쉬 모드에서만 동작시키기 위한 신호이며, 발진 인에이블 신호(OSC_EN)가 인에이블, 즉, 로우 레벨일 때 발진부(200)가 동작한다.Here, the oscillation enable signal OSC_EN is a signal for operating the oscillator 200 only in the self-refresh mode, and the oscillator 200 operates when the oscillation enable signal OSC_EN is enabled, that is, at a low level.

이와 같이, 제어부(110)는 발진 인에이블 신호(OSC_EN)를 생성하여 발진부(200)가 셀프 리프레쉬 모드에서만 동작하도록 제어하고, 분주 리셋 신호(CRST)를 생성하여 분주부(300)의 리셋 동작을 제어한다.As such, the controller 110 generates the oscillation enable signal OSC_EN to control the oscillator 200 to operate only in the self-refresh mode, and generates a division reset signal CRST to reset the division unit 300. To control.

즉, 발진 인에이블 신호(OSC_EN)는 셀프 리프레쉬 신호(SREF)가 하이 레벨 상태인 동안 로우 레벨 상태로 유지되며, 발진 인에이블 신호(OSC_EN)가 로우 레벨 상태일 때만 발진부(200)가 동작한다.That is, the oscillation enable signal OSC_EN is maintained at a low level while the self refresh signal SREF is at a high level, and the oscillator 200 operates only when the oscillation enable signal OSC_EN is at a low level.

또한, 분주 리셋 신호(CRST)는 셀프 리프레쉬 신호(SREF)와 셀프 리프레쉬 펄스 신호(SELF_F)가 하이 레벨 상태인 동안 하이 레벨 상태로 유지되며, 분주 리셋 신호(CRST)가 하이 레벨 상태일 때만 분주부(300)가 리셋된다.In addition, the division reset signal CRST is maintained at a high level while the self refresh signal SREF and the self refresh pulse signal SELF_F are in a high level state, and is divided only when the division reset signal CRST is in a high level state. 300 is reset.

이러한 제어부(110)의 동작을 거쳐, 발진부(200)는 발진 인에이블 신호 (OSC_EN)를 입력받아서 발진 신호(OSC_CLK)로 출력하고, 이후, 분주부(300)는 발진 신호(OSC_CLK)를 입력받아서 분주 신호(DV_CLK)로 출력한다.Through the operation of the control unit 110, the oscillator 200 receives the oscillation enable signal OSC_EN and outputs it as an oscillation signal OSC_CLK. Then, the division unit 300 receives the oscillation signal OSC_CLK. Outputs the divided signal DV_CLK.

그 후, 출력부(400)는 분주 신호(DV_CLK)를 입력받아 셀프 리프레쉬 펄스 신호(SELF_F)로 출력한다. 이때, 셀프 리프레쉬 펄스 신호(SELF_F)는 셀프 리프레쉬 구간 내에서 일정한 시간마다 펄스를 발생하며, 이 셀프 리프레쉬 펄스 신호(SELF_F)가 반도체 메모리 셀로 입력되어 반도체 메모리 셀의 리프레쉬 동작을 진행시킨다.Thereafter, the output unit 400 receives the divided signal DV_CLK and outputs the self-refresh pulse signal SELF_F. At this time, the self refresh pulse signal SELF_F generates a pulse at a predetermined time within the self refresh period, and the self refresh pulse signal SELF_F is input to the semiconductor memory cell to advance the refresh operation of the semiconductor memory cell.

이상에서 살펴본 바와 같이, 본 발명에 따른 반도체 메모리 장치의 셀프 리프레쉬 제어 회로는 제어부(110)를 통하여 발진부(200)가 셀프 리프레쉬 구간 동안만 동작시키는 동시에, 분주부(300)의 리셋 동작을 제어한다.As described above, the self-refresh control circuit of the semiconductor memory device according to the present invention operates the oscillator 200 only during the self-refresh period through the control unit 110 and controls the reset operation of the division unit 300. .

다시 말해, 본 발명에 따른 반도체 메모리 장치의 셀프 리프레쉬 제어 회로는 발진 인에이블 신호(OSC_EN)와 분주 리셋 신호(CRST)를 분리하여 생성하고, 생성된 발진 인에이블 신호(OSC_EN)와 분주 리셋 신호(CRST)를 이용하여 발진부(200)와 분주부(300)의 동작을 각각 제어한다.In other words, the self-refresh control circuit of the semiconductor memory device according to the present invention separates the oscillation enable signal OSC_EN and the division reset signal CRST, and generates the oscillation enable signal OSC_EN and the division reset signal ( The operation of the oscillator 200 and the frequency divider 300 is controlled using the CRST.

따라서, 본 발명에 따른 반도체 메모리 장치의 셀프 리프레쉬 제어 회로는 분리 생성된 발진 인에이블 신호(OSC_EN)와 분주 리셋 신호(CRST)에 의해 발진부(200)를 셀프 리프레쉬 구간 동안만 동작시켜 발진부(200)의 소모 전류를 감소시키는 동시에, 분주부(300)의 리셋 동작도 제어하는 효과가 있다.Therefore, the self-refresh control circuit of the semiconductor memory device according to the present invention operates the oscillator 200 only during the self-refresh period by the oscillation enable signal OSC_EN and the divided reset signal CRST. At the same time, there is an effect of controlling the reset operation of the frequency divider 300 while reducing the current consumption.

본 발명에 상기한 바와 같은 구성에 따라, 반도체 메모리 장치의 셀프 리프 레쉬 제어 회로에서, 제어부(100)를 통해 발진 인에이블 신호(OSC_EN)와 분주 리셋 신호(CRST)를 분리하여 생성함으로써, 발진부(200)를 제어하여 소모 전류를 감소시키는 동시에 분주부(300)의 리셋 동작을 제어하는 효과가 있다.According to the configuration as described above in the present invention, by generating the oscillation enable signal (OSC_EN) and the divided reset signal (CRST) by separating the oscillation enable signal (OSC_EN) and the oscillation unit ( By controlling the 200, the power consumption is reduced, and at the same time, the reset operation of the dividing unit 300 is controlled.

본 발명을 특정 실시 예에 관련하여 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구범위에 의해 마련되는 본 발명의 정신이나 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당업자는 용이하게 알 수 있다.While the invention has been shown and described with reference to specific embodiments, the invention is not limited thereto, and the invention is not limited to the scope of the invention as defined by the following claims. Those skilled in the art will readily appreciate that modifications and variations can be made.

Claims (6)

셀프 리프레쉬 모드 동안 인에이블 상태로 인가되는 셀프 리프레쉬 신호와 셀프 리프레쉬 주기마다 펄스를 발생하는 셀프 리프레쉬 펄스 신호를 피드백받아, 발진 인에이블 신호와 분주 리셋 신호로 출력하는 제어부;A control unit which receives a self-refresh signal applied in an enable state during the self-refresh mode and a self-refresh pulse signal that generates a pulse for each self refresh period, and outputs the oscillation enable signal and the divided reset signal; 상기 발진 인에이블 신호에 응답하여 동작하며, 셀프 리프레쉬 구간의 기준이 되는 발진 신호를 출력하는 발진부;An oscillator which operates in response to the oscillation enable signal and outputs an oscillation signal which is a reference of a self refresh period; 상기 발진 신호를 분주하여 분주 신호로 출력하며, 상기 분주 리셋 신호에 의해 리셋되는 분주부; 및A division unit which divides the oscillation signal and outputs it as a division signal, and is reset by the division reset signal; And 상기 분주 신호를 이용하여 상기 셀프 리프레쉬 펄스 신호를 출력하는 출력부;를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 셀프 리프레쉬 제어 회로.And an output unit configured to output the self refresh pulse signal by using the divided signal. 제 1 항에 있어서,The method of claim 1, 상기 제어부는 상기 셀프 리프레쉬 신호와 상기 셀프 리프레쉬 펄스 신호를 입력받아 상기 분주 리셋 신호로 출력하는 분주 리셋 신호 발생부와, 상기 셀프 리프레쉬 신호를 반전하여 상기 발진 인에이블 신호로 출력하는 제어 신호 발생부를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 셀프 리프레쉬 제어 회로.The control unit may include a division reset signal generator for receiving the self refresh signal and the self refresh pulse signal and outputting the divided signals as the division reset signal, and a control signal generator for inverting the self refresh signal and outputting the oscillation enable signal. A self refresh control circuit of a semiconductor memory device, characterized in that. 제 2 항에 있어서,The method of claim 2, 상기 제어부는 상기 셀프 리프레쉬 신호가 인에이블될 때에 상기 발진부를 동작시키기 위한 발진 인에이블 신호를 출력하는 것을 특징으로 하는 반도체 메모리 장치의 셀프 리프레쉬 제어 회로.And the control unit outputs an oscillation enable signal for operating the oscillator when the self refresh signal is enabled. 제 2 항에 있어서,The method of claim 2, 상기 제어부는 상기 셀프 리프레쉬 신호와 상기 셀프 리프레쉬 펄스 신호가 인에이블될 때에 상기 분주부를 리셋시키기 위한 상기 분주 리셋 신호를 출력하는 것을 특징으로 하는 반도체 메모리 장치의 셀프 리프레쉬 제어 회로.And the control unit outputs the frequency division reset signal for resetting the frequency division part when the self refresh signal and the self refresh pulse signal are enabled. 제 2 항에 있어서,The method of claim 2, 상기 제어 신호 발생부는 상기 셀프 리프레쉬 신호를 반전하여 발진 인에이블 신호로 출력하는 인버터를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 셀프 리프레쉬 제어 회로.And the control signal generator comprises an inverter for inverting the self refresh signal and outputting the oscillation enable signal. 제 2 항에 있어서,The method of claim 2, 상기 분주 리셋 신호 발생부는,The divided reset signal generation unit, 상기 셀프 리프레쉬 신호를 지연시켜서 지연된 셀프 리프레쉬 신호로 출력하는 지연 수단;Delay means for delaying the self refresh signal and outputting the delayed self refresh signal; 상기 셀프 리프레쉬 신호를 반전 출력하는 제 1 인버터;A first inverter for inverting the self refresh signal; 상기 제 1 인버터에서 출력된 신호와 셀프 리프레쉬 펄스 신호를 논리 조합 하는 노아 게이트; 및A noah gate for logically combining a signal output from the first inverter and a self refresh pulse signal; And 상기 노아 게이트에서 논리 조합된 신호를 반전시켜서 분주 리셋 신호로 출력하는 제 2 인버터;를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 셀프 리프레쉬 제어 회로.And a second inverter for inverting the logic-combined signal at the NOR gate and outputting the divided reset signal as a divided reset signal.
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