JPH01213725A - Microprocessor for evaluation - Google Patents
Microprocessor for evaluationInfo
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- JPH01213725A JPH01213725A JP63039844A JP3984488A JPH01213725A JP H01213725 A JPH01213725 A JP H01213725A JP 63039844 A JP63039844 A JP 63039844A JP 3984488 A JP3984488 A JP 3984488A JP H01213725 A JPH01213725 A JP H01213725A
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Abstract
Description
【発明の詳細な説明】
）産業上の利用分野〕
本発明は評価用マイクロプロセッサに関し、特にマイク
ロプロセッサ応用装置の開発時に使用される評価用マイ
クロプロセッサに関する。DETAILED DESCRIPTION OF THE INVENTION) Field of Industrial Application The present invention relates to an evaluation microprocessor, and more particularly to an evaluation microprocessor used during the development of a microprocessor application device.
従来の評価用マイクロプロセッサでは、ユーザプログラ
ムを実行するユーザ・モードとは別に、評価装置の制御
を行うスーパーバイザプログラムを実行するスーパーバ
イザ・モードを有しており、ユーザ・モードからスーパ
ーバイザ・モードへの移行は、割込み信号を受けて割込
み動作をすることにより行うとともに、スーパーバイザ
・モードからユーザ・モードへの復帰は、割込みリター
ン命令を実行することにより行９ている６（発明が解決
しようとする課題〕
上述した従来の評価用マイクロプロセッサは、スーパー
バイザ・モードからユーザ・モードへの復帰を割込みリ
ター〉・命令の実行による動作で行っているため、次の
欠点がある。In addition to a user mode in which a user program is executed, a conventional evaluation microprocessor has a supervisor mode in which a supervisor program is executed to control the evaluation device, and the transition from user mode to supervisor mode is This is performed by performing an interrupt operation in response to an interrupt signal, and the return from supervisor mode to user mode is performed by executing an interrupt return instruction. The above-described conventional evaluation microprocessor has the following drawbacks because it returns from the supervisor mode to the user mode by executing an interrupt return command.
割込みリターン命令として、ユーザに公開している命令
と用いている場合には、割込み時にユーザメモリスタッ
ク上に戻り先のアドレスやプログラムステータスワード
などを保存し、復帰時にユーザメモリスタック上にある
これらの情報を使用するので、ユーザプログラムの動作
とは本来無関係であるべきスーパーバイザ・モードへの
移行動作およびユーザ・モードへの復帰動作でユーザメ
モリスタックを使用するという欠点がある。When using an interrupt return instruction as an instruction that is open to the user, the return destination address and program status word are saved on the user memory stack at the time of an interrupt, and these items on the user memory stack are saved on the user memory stack at the time of return. Since information is used, there is a drawback that the user memory stack is used in the operation of transitioning to supervisor mode and returning to user mode, which should be essentially unrelated to the operation of the user program.
また、割込みリターン命令として、ユーザに公開してい
ない特別な命令を用いている場合には、スーパーバイザ
のメモリを使用して上記の欠点を解決できるが、この特
別な命令を設けるために、その分だけユーザに公開する
命令数が減少するという欠点があり、さらに、ユーザが
誤ってその特別な命令を実行したとき、プログラムの暴
走などが生じないように、その特別な命令がユーザ・モ
ードで実行されたときには、例えばＮ ＯＰの動作を行
うなどの保護処置が必要となり、その特別な命令が複雑
になることにより、スーパーバイザ・モードの実行速度
が遅くなるという欠点がある。Additionally, if a special instruction that is not disclosed to the user is used as an interrupt return instruction, the above disadvantage can be solved by using the supervisor's memory. This has the disadvantage that the number of instructions exposed to the user is reduced, and in addition, to prevent the program from running out of control if the user accidentally executes the special instruction, the special instruction must be executed in user mode. When this occurs, protective measures such as performing an NOP operation are required, and the special instructions become complex, which has the drawback of slowing down the execution speed of the supervisor mode.
本発明の目的は、スーパーバイザ・モードからユーザ・
モードへ復帰するとき、スーパーバイザ・モード解除信
号を受けることにより、ユーザメモリスタックや特別な
命令を使用せずにハードウェア回路で復帰することがで
きる評価用マイクロプロセッサを提供することにある。The purpose of this invention is to
It is an object of the present invention to provide an evaluation microprocessor that can return to a supervisor mode by receiving a supervisor mode release signal using a hardware circuit without using a user memory stack or special instructions.
第１の発明の評価用マイクロプロセッサは、マイクロプ
ロセッサ応用装置の開発時に使用される評価用マイクロ
プロセッサにおいて、
（Ａ＞ユーザ・モードからスーパーバイザ・モードへの
移行を要求する割込み要求信号を受けるスーパーバイザ
割込み端子、
（Ｂ）スーパーバイザ・モードからユーザ・モードへの
復帰を要求する解除要求信号を受けるスーパーバイザ・
モード解除端子、
（Ｃ）前記割込み要求信号を受けたとき、内部ステータ
スやタイミングなどを判断して、ユーザ・モードからス
ーパーバイザ・モードへの移行を指示する割込み信号を
発生する割込み制御回路、
（Ｄ）前記解除要求信号を受けたとき、内部ステータス
やタイミングなどを判断して、スーバーバイザ・モード
からユーザ・モードへの復帰を指示する解除信号を発生
する解除制御回路、
（Ｅ）前記割込み信号を受けることにより、スーパーバ
イザ・モードへの移行を行い、前記解除信号を受けるこ
とにより、ユーザ・モードへの復帰を行う実行ユニ・ソ
ト１、
を備えて構成されている。The evaluation microprocessor of the first invention is an evaluation microprocessor used when developing a microprocessor application device, in which (A> supervisor interrupt receiving an interrupt request signal requesting transition from user mode to supervisor mode). (B) Supervisor terminal that receives a release request signal requesting return from supervisor mode to user mode.
a mode release terminal; (C) an interrupt control circuit that determines internal status, timing, etc. when receiving the interrupt request signal, and generates an interrupt signal instructing a transition from user mode to supervisor mode; (D ) upon receiving the release request signal, a release control circuit that determines internal status, timing, etc., and generates a release signal instructing return from supervisor mode to user mode; When receiving the release signal, the controller shifts to supervisor mode, and when it receives the release signal, returns to user mode.
第２の発明の評価用マイクロプロセッサは、マイクロフ
゛ロセッサ応用装置の開発時に使用される評価用マイク
ロプロセ・ソサにおいて、（Ａ）ユーザ・モードからス
ーパーバイザ・モードへの移行を要求する割込み要求信
号を受けるとともに、スーパーバイザ・モードからユー
ザ・モードへの復帰を要求する解除要求信号を受けるス
ーパーバイザ割込み／解除兼用端子、
（Ｂ）前記割込み要求信号をユーザ・モードで受けたと
き、内部ステータスやタイミングなどを判断して、ユー
ザ・モードからスーパーバイザ・モードへの移行を指示
する割込み信号を発生する割込み制御回路、
（Ｃ）前記解除要求信号をスーパーバイザ・モードで受
けたとき、内部ステータスやタイミングなどを判断して
、スーパーバイザ・モードからユーザ・モードへの復帰
を指示する解除信号を発生する解除制御回路、
（Ｄ＞前記割込み信号を受けることにより、スーパーバ
イザ・モードへの移行を行い、前記解除信号を受けるこ
とにより、ユーザ・モードへの復帰を行う実行ユニット
、
を備えて構成されている。An evaluation microprocessor according to a second aspect of the invention is an evaluation microprocessor used in the development of a microprocessor application device, which (A) generates an interrupt request signal requesting a transition from a user mode to a supervisor mode. (B) A supervisor interrupt/release pin that also receives a release request signal requesting a return from supervisor mode to user mode. (C) an interrupt control circuit that judges internal status, timing, etc. when receiving the release request signal in supervisor mode; a release control circuit that generates a release signal instructing a return from supervisor mode to user mode; The execution unit is configured to include an execution unit that returns to the user mode according to the following.
次に本発明の実施例について図面を参照して説明する。 Next, embodiments of the present invention will be described with reference to the drawings.
第１図は第１の発明の評価用マイクロプロセッサの一実
施例を示すブロック図である。FIG. 1 is a block diagram showing an embodiment of the evaluation microprocessor of the first invention.
第１図において、評価用マイクロプロセッサ１のスーパ
ーバイザ割込み端子Ｔ、は、外部回路２より、ユーザ・
モードからスーパーバイザ・モードへの移行を要求する
割込み要求信号ａを受ける。In FIG. 1, the supervisor interrupt terminal T of the evaluation microprocessor 1 is connected to the user's interrupt terminal T from the external circuit 2.
An interrupt request signal a requesting a transition from mode to supervisor mode is received.
また、スーパーバ・イザ・モード解除端子Ｔ２は、スー
パーバイザ・モードからユーザ・モードへの復帰を要求
する解除要求信号すを受ける。Further, the supervisor mode release terminal T2 receives a release request signal requesting return from supervisor mode to user mode.
割込み制御回路３は、割込み要求信号ａを受けたとき、
メモリをリフレッシュ中であるとかメモリが入出力バス
などにホールド中であるとかなどの内部の状態を示す内
部ステータス信号Ｃを受けて、内部ステータスの状況を
判断して、ユーザ・モードからスーパーバイザ・モード
への移行を指示する割込み信号ｄを発生する。When the interrupt control circuit 3 receives the interrupt request signal a,
It receives an internal status signal C indicating internal status such as memory being refreshed or memory being held on an input/output bus, etc., determines the internal status status, and changes from user mode to supervisor mode. An interrupt signal d instructing the transition to is generated.
解除制御回路のスーパーバイザ・モード判定部４−１は
、スーパーバイザ・モードで１”になるスーパーバイザ
・モード信号ｅと解除要求信号すとの論理積信号を発生
するので、この論理積信号を受けたとき、解除制御回路
の内部ステータス判定部４−２は、内部ステータス信号
Ｃを調べて、内部ステータスの状況を判断して、解除指
示信号を発生する。The supervisor mode determination unit 4-1 of the release control circuit generates an AND signal of the supervisor mode signal e which becomes 1" in the supervisor mode and the release request signal, so when receiving this AND signal, , the internal status determining section 4-2 of the release control circuit examines the internal status signal C, determines the state of the internal status, and generates a release instruction signal.
そこで、解除制御回路のタイミング判定部４−３は、こ
の解除指示信号と、実行ユニット５のマイクロシーケン
サ５−１が各命令処理のｍ ｔ＆のクロック信号のとき
に発生する命令終了信号ｆとの論理積信号である解除信
号ｇを発生する。Therefore, the timing determination section 4-3 of the release control circuit determines whether the release instruction signal and the instruction end signal f generated when the microsequencer 5-1 of the execution unit 5 receives the clock signal of mt& for each instruction process. A release signal g, which is an AND signal, is generated.
実行ユニット５は、割込み信号ｄを受けることにより、
ユーザ・モードからスーパーバイザ・モードへの移行を
行い、そのマイクロシーケンサ５−１で、解除信号ｇを
受けることにより、スーパーバイザ・モードからユーザ
・モードへの復帰を行う。By receiving the interrupt signal d, the execution unit 5
A transition is made from the user mode to the supervisor mode, and the microsequencer 5-1 receives the release signal g, thereby returning from the supervisor mode to the user mode.
第２図は第２の発明の評価用マイクロプロセッサの一実
施例を示すブロック図である。FIG. 2 is a block diagram showing an embodiment of the evaluation microprocessor of the second invention.
第２図において、評価用マ、イク口プロセッサ２１のス
ーパーバイザ割込み／解除兼用端子Ｔ２１は、外部回路
２２より、ユーザ・モードからスーパーバイザ・モード
への移行を要求する割込み要求信号ａａおよびスーパー
バイザ・モードからユーザ・モードへの復帰を要求する
解除要求信号ｂｂを受ける。In FIG. 2, the supervisor interrupt/cancellation terminal T21 of the evaluation processor 21 receives an interrupt request signal aa from the external circuit 22 requesting a transition from the user mode to the supervisor mode and from the supervisor mode. It receives a release request signal bb requesting return to user mode.
割込み制御回路のユーザ・モード判定部２３−１は、割
込み要求信号ａａを受けたとき、この割込み要求信号ａ
ａと、ユーザ・モードで°″１”になるスーパーバイザ
・モード信号ｅｅの反転信号との論理積信号を発生する
ので、この論理積信号を受けたとき、割込み制御回路の
内部ステータス判定部２３−２は、内部ステータス信号
ｃｃを受けて、内部ステータスの状況を判断して、ユー
ザ・モードからスーパーバイザ・モード・°、の移行を
指示する割込み信号ｄｄを発生する。When the user mode determination unit 23-1 of the interrupt control circuit receives the interrupt request signal aa, the user mode determination unit 23-1
Since a logical product signal is generated between the signal a and the inverted signal of the supervisor mode signal ee which becomes ``1'' in the user mode, when this logical product signal is received, the internal status determination section 23- of the interrupt control circuit 2 receives the internal status signal cc, determines the state of the internal status, and generates an interrupt signal dd instructing a transition from the user mode to the supervisor mode.
解除制御回路のスーパーバイザ・モード判定部２４−１
は、スーパーバイザ・モードで“１”になるスーパーバ
イザ・モード信号ｅｅと解除要求信号ｂｂとの論理積信
号を発生するので、この論理積信号を受けたとき、解除
制御回路の内部ステータス判定部２４−２は、内部ステ
ータス信号ＣＣを調べて、内部ステータスの状況を判断
して、解除指示信号を発生する。Supervisor mode determination unit 24-1 of release control circuit
generates an AND signal of the supervisor mode signal ee, which becomes "1" in the supervisor mode, and the release request signal bb, so when receiving this AND signal, the internal status determination unit 24- of the release control circuit 2 examines the internal status signal CC, determines the state of the internal status, and generates a release instruction signal.
そこで、解除制御回路のタイミング判定部２４−３は、
この解除指示信号と、実行ユニット２５のマイクロシー
ケンサ２５−１が各命令処理の最後のクロック信号のと
きに発生する命令終了信号ｆｆとの論理積信号である解
除信号ｇｇを発生する。Therefore, the timing determination section 24-3 of the release control circuit
The microsequencer 25-1 of the execution unit 25 generates a release signal gg, which is an AND signal of the release instruction signal and an instruction end signal ff generated when the last clock signal of each instruction process is generated.
実行ユニット２５は、割込み信号ｄｄを受けることによ
り、ユーザ・モードからスーパーバイザ・モードへの移
行を行い、そのマイクロシーケンサ２５−１で、解除信
号ｇｇを受けることにより、スーパーバイザ・モードか
らユーザ・モードへの復帰を行う。The execution unit 25 transitions from the user mode to the supervisor mode by receiving the interrupt signal dd, and transitions from the supervisor mode to the user mode by receiving the release signal gg with its microsequencer 25-1. will be reinstated.
以上のべたように、これらの実施例の評価用マイクロプ
ロセッサは、いずれも、スーパーバイザ・モードからユ
ーザ・モードへ復帰するとき、スーパーバイザ・モード
解除信号を受けることにより、ユーザメモリや特別の命
令を使用せずにハードウェア回路で復帰することができ
る。As described above, when returning from supervisor mode to user mode, the evaluation microprocessors of these embodiments can use user memory or special instructions by receiving a supervisor mode release signal. It is possible to recover using the hardware circuit without having to do so.
以上説明したように、本発明の評価用マイクロプロセッ
サは、スーパーバイザ・モードからユーザ モードへ復
帰するとき、スーパーバイザ・モード解除信号を受ける
ことにより、復帰できるので、割込みリターン命令とし
て、ユーザに公開している命令を用いている場合のよう
に、ユーザメモリスタックを使用することがなく、また
、割込みリターン命令として、ユーザに公開していない
特別な命令を用いている場合のように、ユーザに公開す
る命令数が減少したり、スーパーバイザ・モードの実行
速度が遅くなったりすることもないという効果を有して
いる。As explained above, when the evaluation microprocessor of the present invention returns from supervisor mode to user mode, it can return by receiving a supervisor mode release signal. This instruction does not use the user memory stack, as is the case when using a special instruction that is not exposed to the user, and is exposed to the user, as is the case when using a special instruction that is not exposed to the user as an interrupt return instruction. This has the advantage that the number of instructions does not decrease and the execution speed in supervisor mode does not slow down.
第１図は第１の発明の評価用マイクロプロセッサの一実
施例を示すブロック図、第２図は第２の発明の評価用マ
イクロプロセッサの一実施例を示すブロック図である。
ｌ・・・・・・評価用マイクロプロセッサ、２・−・・
・・外部回路、３・・・・・・割込み制御回路、４−１
・・・・・・解除制御回路のスーパーバイザ・モード判
定部、４−２・・・・・・解除制御回路の内部ステータ
ス判定部、４−３・・・・・・解除制御回路のタイミン
グ判定部、５・・・・・・実行ユニット、５−１・・・
・・・マイクロシーケンサ、２１・・・・・・評価用マ
イクロプロセッサ、２２・・・・・・外部回路、２３−
１・・・・・・割込み制御回路のユーザ・モード判定部
、２３−２・・・・・・割込み制御回路の内部ステータ
ス判定部、２４−１・・・・・・解除制御回路のスーパ
ーバイザ・モード判定部、２４−２・・・・・・解除制
御回路の内部ステータス判定部、２４−３・・・・・・
解除制御回路のタイミング判定部、２５・・・・・・実
行ユニット、２５−１・・・・・・マイクロシーケンサ
、ａ、ａａ・・・・・・割込み要求信号、ｂ。
ｂｂ・・・・・・解除要求信号、ｃ、ｃｃ・・・・・・
内部ステータス信号、ｄ、ｄｄ・・・・・・割込み信号
、ｅ、ｅｅ・・・・・・スーパーバイザ・モード信号、
ｆ、ｆｆ・・・・・・命令終了信号、ｇ、ｇｇ・・・・
・・解除信号、Ｔｌ・・・・・・スーパー ／＜ 、（
ザ割込み端子、Ｔ２山・・・スーパーバイザ・モード解
除端子、Ｔ２１・・・・・・スーパーバイザ割込み／解
除兼用端子。FIG. 1 is a block diagram showing an embodiment of the evaluation microprocessor of the first invention, and FIG. 2 is a block diagram showing an embodiment of the evaluation microprocessor of the second invention. l...Evaluation microprocessor, 2...
...External circuit, 3...Interrupt control circuit, 4-1
... Supervisor mode determination section of the release control circuit, 4-2 ... Internal status determination section of the release control circuit, 4-3 ... Timing judgment section of the release control circuit , 5... Execution unit, 5-1...
...Micro sequencer, 21...Evaluation microprocessor, 22...External circuit, 23-
1... User mode determination unit of the interrupt control circuit, 23-2... Internal status determination unit of the interrupt control circuit, 24-1... Supervisor of the release control circuit. Mode determination section, 24-2...Internal status determination section of release control circuit, 24-3...
Timing determination section of release control circuit, 25...Execution unit, 25-1...Micro sequencer, a, aa...Interrupt request signal, b. bb...release request signal, c, cc...
Internal status signal, d, dd... interrupt signal, e, ee... supervisor mode signal,
f, ff...Instruction end signal, g, gg...
...Release signal, Tl...Super /<, (
T2: Supervisor mode release terminal, T21: Supervisor interrupt/release terminal.
Claims (1)
評価用マイクロプロセッサにおいて、（Ａ）ユーザ・モ
ードからスーパーバイザ・モードへの移行を要求する割
込み要求信号を受けるスーパーバイザ割込み端子、 （Ｂ）スーパーバイザ・モードからユーザ・モードへの
復帰を要求する解除要求信号を受けるスーパーバイザ・
モード解除端子、 （Ｃ）前記割込み要求信号を受けたとき、内部ステータ
スやタイミングなどを判断して、ユーザ・モードからス
ーパーバイザ・モードへの移行を指示する割込み信号を
発生する割込み制御回路、 （Ｄ）前記解除要求信号を受けたとき、内部ステータス
やタイミングなどを判断して、スーパーバイザ・モード
からユーザ・モードへの復帰を指示する解除信号を発生
する解除制御回路、 （Ｅ）前記割込み信号を受けることにより、スーパーバ
イザ・モードへの移行を行い、前記解除信号を受けるこ
とにより、ユーザ・モードへの復帰を行う実行ユニット
、 を備えることを特徴とする評価用マイクロプロセッサ。 ２、マイクロプロセッサ応用装置の開発時に使用される
評価用マイクロプロセッサにおいて、（Ａ）ユーザ・モ
ードからスーパーバイザ・モードへの移行を要求する割
込み要求信号を受けるとともに、スーパーバイザ・モー
ドから ユーザ・モードへの復帰を要求する解除要求信号を受け
るスーパーバイザ割込み／解除兼用端子、 （Ｂ）前記割込み要求信号をユーザ・モードで受けたと
き、内部ステータスやタイミングなどを判断して、ユー
ザ・モードからスーパーバイザ・モードへの移行を指示
する割込み信号を発生する割込み制御回路、 （Ｃ）前記解除要求信号をスーパーバイザ・モードで受
けたとき、内部ステータスやタイミングなどを判断して
、スーパーバイザ・モードからユーザ・モードへの復帰
を指示する解除信号を発生する解除制御回路、 （Ｄ）前記割込み信号を受けることにより、スーパーバ
イザ・モードへの移行を行い、前記解除信号を受けるこ
とにより、ユーザ・モードへの復帰を行う実行ユニット
、 を備えることを特徴とする評価用マイクロプロセッサ。[Claims] 1. In an evaluation microprocessor used during the development of a microprocessor application device, (A) a supervisor interrupt terminal that receives an interrupt request signal requesting a transition from user mode to supervisor mode; B) Supervisor receiving a release request signal requesting return from supervisor mode to user mode.
a mode release terminal; (C) an interrupt control circuit that determines internal status, timing, etc. when receiving the interrupt request signal, and generates an interrupt signal instructing a transition from user mode to supervisor mode; (D ) upon receiving the release request signal, a release control circuit that determines internal status, timing, etc. and generates a release signal instructing return from supervisor mode to user mode; (E) receiving the interrupt signal; 1. An evaluation microprocessor comprising: an execution unit that transitions to a supervisor mode by doing so, and returns to a user mode by receiving the release signal. 2. In an evaluation microprocessor used during the development of a microprocessor application device, (A) it receives an interrupt request signal requesting a transition from user mode to supervisor mode, and also Supervisor interrupt/release pin that receives a release request signal requesting return; (B) When the interrupt request signal is received in user mode, it judges the internal status and timing, and switches from user mode to supervisor mode. an interrupt control circuit that generates an interrupt signal instructing a transition to the mode; (C) upon receiving the release request signal in supervisor mode, returns from supervisor mode to user mode by determining internal status, timing, etc.; a release control circuit that generates a release signal that instructs a release control circuit; (D) an execution unit that transitions to supervisor mode by receiving the interrupt signal and returns to user mode by receiving the release signal; An evaluation microprocessor comprising: .
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63039844A JPH01213725A (en) | 1988-02-22 | 1988-02-22 | Microprocessor for evaluation |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63039844A JPH01213725A (en) | 1988-02-22 | 1988-02-22 | Microprocessor for evaluation |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01213725A true JPH01213725A (en) | 1989-08-28 |
Family
ID=12564271
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63039844A Pending JPH01213725A (en) | 1988-02-22 | 1988-02-22 | Microprocessor for evaluation |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01213725A (en) |
-
1988
- 1988-02-22 JP JP63039844A patent/JPH01213725A/en active Pending
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