JPH01212028A - Ｄａ変換器 - Google Patents
Ｄａ変換器Info
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- JPH01212028A JPH01212028A JP3555788A JP3555788A JPH01212028A JP H01212028 A JPH01212028 A JP H01212028A JP 3555788 A JP3555788 A JP 3555788A JP 3555788 A JP3555788 A JP 3555788A JP H01212028 A JPH01212028 A JP H01212028A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
以下の順序で本発明を説明する。
Ａ 産業上の利用分野
Ｂ 発明の概要
Ｃ従来の技術
Ｄ 発明が解決しようとする課題
Ｅ 課題を解決するための手段（第１図）、（第４図）
、（第５図）、（第８図） Ｆ 作用 Ｇ 実施例 Ｇ１第１の請求項の実施例（第１図〜第３図）Ｇ２第２
の請求項の実施例（第４図） Ｇ３第３の請求項の実施例（第５図〜第７図）Ｇ４第４
の請求項の実施例（第８図） Ｈ発明の効果 Ａ 産業上の利用分野 本発明は、バイポーラＩＣ回路に適用されるＤＡ変換器
及び電圧発生回路に関する。
、（第５図）、（第８図） Ｆ 作用 Ｇ 実施例 Ｇ１第１の請求項の実施例（第１図〜第３図）Ｇ２第２
の請求項の実施例（第４図） Ｇ３第３の請求項の実施例（第５図〜第７図）Ｇ４第４
の請求項の実施例（第８図） Ｈ発明の効果 Ａ 産業上の利用分野 本発明は、バイポーラＩＣ回路に適用されるＤＡ変換器
及び電圧発生回路に関する。
Ｂ 発明の概要
本発明はＤＡ変換器及び電圧発生回路に関し、電流源ト
ランジスタを区分し、この区分ごとに印加されるベース
電圧またはエミッタ側の電源電圧を異ならせることによ
り、電流源トランジスタのエミッタ面積等の最大比率を
縮少すると共に、この縮少率に対応するエミッタ面積比
のトランジスタを用いることにより、簡単な構成で区分
ごとのベース電圧またはエミッタ側の電源電圧を発生７
４るようにするものである。
ランジスタを区分し、この区分ごとに印加されるベース
電圧またはエミッタ側の電源電圧を異ならせることによ
り、電流源トランジスタのエミッタ面積等の最大比率を
縮少すると共に、この縮少率に対応するエミッタ面積比
のトランジスタを用いることにより、簡単な構成で区分
ごとのベース電圧またはエミッタ側の電源電圧を発生７
４るようにするものである。
Ｃ従来の技術
例えば電流出力製ＯＤＡ変換器は第９図に示すように構
成される。図におい【？！を流がＩｏ、 ２Ｉｏ。
成される。図におい【？！を流がＩｏ、 ２Ｉｏ。
４Ｉｏ・・・・・・２ Ｉｏのように２進数で重み付
けされた定電流源Ｃ９０ｔ） 、（９０ｚ） ｓ （９
０ｓ）”” （９ＯＮ） ’） −４が接地され、他端
がそれぞれスイッチ（９１１） 、（９１２） 、（９
１ｓ）・・・・・・（９１Ｎ）を介して互いに接続され
てこの接続点から出力端子（Ｚｏｏ）が導出される。
けされた定電流源Ｃ９０ｔ） 、（９０ｚ） ｓ （９
０ｓ）”” （９ＯＮ） ’） −４が接地され、他端
がそれぞれスイッチ（９１１） 、（９１２） 、（９
１ｓ）・・・・・・（９１Ｎ）を介して互いに接続され
てこの接続点から出力端子（Ｚｏｏ）が導出される。
従ってこの装ｆｉにおいて、ディジタル信号に応じてス
イッチ（９１１）〜（９１Ｎ）がオンされることＫより
、それぞれ接続された定電流源（９０１）〜（９ＯＮ）
からの１み付けされた電流が加算され、ディジタル信号
をアナログ変換した電流が出力端子（１００）に形成さ
れる。
イッチ（９１１）〜（９１Ｎ）がオンされることＫより
、それぞれ接続された定電流源（９０１）〜（９ＯＮ）
からの１み付けされた電流が加算され、ディジタル信号
をアナログ変換した電流が出力端子（１００）に形成さ
れる。
このようなり人変挾器において、定電流源（９０１）〜
（９ＯＮ）は例えば第１朝に示すようにして構成するこ
とができるうすなわち図におい【、トランジスタ（９２
ｒ） 、（９２＊） ｓ （９２ｓ） ”” （９２Ｎ
） ハヘーｘ カ共ｍ Ｋ １ｍ 圧ＶＲの電圧源（ト
）に接続されると共に、このトランジスタ（９２Ｋ）〜
（９２Ｎ）のエミッタ面績１９１が電み付けに比例して
、例えばトランジスタ（９２１）を基準として２倍、４
倍・・・・・・２Ｎ−を倍となるように形成され、また
それぞれエミッタが、抵捉値＜ｒ＞が重み付けに反比例
して、例えばトランジスタ（９２Ｎ）を基準として２Ｎ
−１倍、Ｎ−２Ｎ−３ ２倍、２ 倍・・・・・・とされたエミッタ抵抗（９
４１）、（９匂） 、（９４３）・・・・・・（９４Ｎ
）を通じて電圧源曽の他端に接続される。
（９ＯＮ）は例えば第１朝に示すようにして構成するこ
とができるうすなわち図におい【、トランジスタ（９２
ｒ） 、（９２＊） ｓ （９２ｓ） ”” （９２Ｎ
） ハヘーｘ カ共ｍ Ｋ １ｍ 圧ＶＲの電圧源（ト
）に接続されると共に、このトランジスタ（９２Ｋ）〜
（９２Ｎ）のエミッタ面績１９１が電み付けに比例して
、例えばトランジスタ（９２１）を基準として２倍、４
倍・・・・・・２Ｎ−を倍となるように形成され、また
それぞれエミッタが、抵捉値＜ｒ＞が重み付けに反比例
して、例えばトランジスタ（９２Ｎ）を基準として２Ｎ
−１倍、Ｎ−２Ｎ−３ ２倍、２ 倍・・・・・・とされたエミッタ抵抗（９
４１）、（９匂） 、（９４３）・・・・・・（９４Ｎ
）を通じて電圧源曽の他端に接続される。
さらにスイッチ（９１１）〜（９１Ｎ）はそれぞれ差動
接続されたトランジスタで形成され、このエミッタの接
続点がそれぞれトランジスタ（９２１）〜（９２Ｎ）の
コレクタに接続されると共に、一方のトランジスタのコ
レクタが互に接続されて、この接続点から出力端子（１
００）が導出され、他方のトランジスタのコレクタが互
に接続されて、この接続点がＶｃｃの電圧源−に接続さ
れる。
接続されたトランジスタで形成され、このエミッタの接
続点がそれぞれトランジスタ（９２１）〜（９２Ｎ）の
コレクタに接続されると共に、一方のトランジスタのコ
レクタが互に接続されて、この接続点から出力端子（１
００）が導出され、他方のトランジスタのコレクタが互
に接続されて、この接続点がＶｃｃの電圧源−に接続さ
れる。
従ってこの装置において、トランジスタ（９２１）〜（
９２Ｎ）にはそれぞれＩｏ〜２ ・Ｉｏの重み付けされ
た電流が流され、ディジタル信号に応じてスイッチ（９
１１）〜（９１Ｎ）の一方のトランジスタがオンされる
ことによって、ディジタル信号をアナログ変換した電流
が出力端子（１００）に形成されるＯＤ 発明が解決し
ようとする課題 ところが上述の装置において、Ｎビットの場合にトラン
ジスタ（９２ｒ）〜（９２Ｎ）のエミッタ面積ｔｓｔの
最大比率は２ 倍になり、例えばＮ＝８とすると１２
８倍になる。
９２Ｎ）にはそれぞれＩｏ〜２ ・Ｉｏの重み付けされ
た電流が流され、ディジタル信号に応じてスイッチ（９
１１）〜（９１Ｎ）の一方のトランジスタがオンされる
ことによって、ディジタル信号をアナログ変換した電流
が出力端子（１００）に形成されるＯＤ 発明が解決し
ようとする課題 ところが上述の装置において、Ｎビットの場合にトラン
ジスタ（９２ｒ）〜（９２Ｎ）のエミッタ面積ｔｓｔの
最大比率は２ 倍になり、例えばＮ＝８とすると１２
８倍になる。
このためＩＣ回路上のパターン面積が極めて増大すると
いう問題があった。
いう問題があった。
また上述の装置においてエミッタ抵抗の抵抗値（ｒ）の
最大比率も２ Ｎ−１倍になる。一方このような抵抗比
を精度よく実現するためには、通常は単位抵抗を直列ま
たは並列に接続する方法が用いられており、従ってこの
上うな方法で上述の抵抗比を実現しようとすると、膨大
な抵抗が必要となり、これによってもパターン面積が極
めて増大する。
最大比率も２ Ｎ−１倍になる。一方このような抵抗比
を精度よく実現するためには、通常は単位抵抗を直列ま
たは並列に接続する方法が用いられており、従ってこの
上うな方法で上述の抵抗比を実現しようとすると、膨大
な抵抗が必要となり、これによってもパターン面積が極
めて増大する。
ところでこのようなエミッタ抵抗の比率を縮少する方法
としては、いわゆるＲ−２Ｒと呼ばれる方法が提案され
【いる（特開昭５７−２０３，３２４号公報）。
としては、いわゆるＲ−２Ｒと呼ばれる方法が提案され
【いる（特開昭５７−２０３，３２４号公報）。
すなわち第１１図において、電圧源（ハ）の一端がトラ
ンジスタ（９２１）〜（９２Ｎ）のベースに接続される
と共に、他端が単位抵抗値ｒの抵抗器（９６１） 、（
９６２）、（９６ａ）・・・・・・（９６Ｎ−１）の直
列回路に接続され、この抵抗器（９６ｚ）〜（９６Ｎ−
１）の両端及び各接続点がそれぞれ単位抵抗値の２倍の
抵抗器（９７１） 、（９７２） 、（９７ｓ）・・曲
（９叛）を通じてトランジスタ（９２１）〜（９２Ｎ）
のエミッタに接続される。これによっても上述の回路と
同様に重み付けされた電流が形成される。
ンジスタ（９２１）〜（９２Ｎ）のベースに接続される
と共に、他端が単位抵抗値ｒの抵抗器（９６１） 、（
９６２）、（９６ａ）・・・・・・（９６Ｎ−１）の直
列回路に接続され、この抵抗器（９６ｚ）〜（９６Ｎ−
１）の両端及び各接続点がそれぞれ単位抵抗値の２倍の
抵抗器（９７１） 、（９７２） 、（９７ｓ）・・曲
（９叛）を通じてトランジスタ（９２１）〜（９２Ｎ）
のエミッタに接続される。これによっても上述の回路と
同様に重み付けされた電流が形成される。
しかしながらこのようなＲ−２Ｒ型の装置では、下位ビ
ットになるに従って抵抗に発生する電圧が小さく□なり
、トランジスタ（９２１）〜（９２Ｎ）のベースエミッ
タ間電圧の変動の影響によって精度が悪化するおそれが
ある。
ットになるに従って抵抗に発生する電圧が小さく□なり
、トランジスタ（９２１）〜（９２Ｎ）のベースエミッ
タ間電圧の変動の影響によって精度が悪化するおそれが
ある。
また例えば第１２図に示すように出力端子（ＩＱＯ）に
負荷抵抗−を設けて出力を電圧で取出す場合には、出力
端子（１００）の動作電圧下限をできるだけ下げる必要
があり、その場合に第１３図に示すように差動構成のス
イッチに代えて電流源そのものの動作をトランジスタ（
９９１） 、（９９２） ｓ （９９ｓ）・・・・・・
（９９Ｎ）にて止め【しまうことが考えられる。その場
合に各トランジスタ（９２ｒ ）〜（９（転）のエミッ
タ電位がスイッチングによって変動し、従ってこの方法
は上述のＲ−２Ｒ型の装置では実現することができない
ものであった。
負荷抵抗−を設けて出力を電圧で取出す場合には、出力
端子（１００）の動作電圧下限をできるだけ下げる必要
があり、その場合に第１３図に示すように差動構成のス
イッチに代えて電流源そのものの動作をトランジスタ（
９９１） 、（９９２） ｓ （９９ｓ）・・・・・・
（９９Ｎ）にて止め【しまうことが考えられる。その場
合に各トランジスタ（９２ｒ ）〜（９（転）のエミッ
タ電位がスイッチングによって変動し、従ってこの方法
は上述のＲ−２Ｒ型の装置では実現することができない
ものであった。
さらにこのＲ−２Ｒ型の装置においても、トランジスタ
（９２り〜（９２Ｎ）のエンツタ面積の最大比率は縮少
することができなかった。
（９２り〜（９２Ｎ）のエンツタ面積の最大比率は縮少
することができなかった。
この出願はこのような点に鑑みてなされたものである。
Ｅ 課題を解決するための手段
本発明において、第１の手段は、複数の電流源トランジ
スタ（１）のエミッタ面積とエミッタ抵抗（４）を所定
の比率で重み付けして所望比の電流を形成し、上記複数
の電流源トランジスタの電流をディジタル信号に応じて
加算して出力電流を得る（出力端子（１００） ）よう
にしたＤＡ変換器において、上記複数の電流源トランジ
スタを任意に区分し、これらの区分ごとに印加されるベ
ース電圧を異ならせ（電圧源＋２） ｔａｔ ）て上記
エミッタ面積の最大比率を縮少するようにしたＤＡ変換
器である。
スタ（１）のエミッタ面積とエミッタ抵抗（４）を所定
の比率で重み付けして所望比の電流を形成し、上記複数
の電流源トランジスタの電流をディジタル信号に応じて
加算して出力電流を得る（出力端子（１００） ）よう
にしたＤＡ変換器において、上記複数の電流源トランジ
スタを任意に区分し、これらの区分ごとに印加されるベ
ース電圧を異ならせ（電圧源＋２） ｔａｔ ）て上記
エミッタ面積の最大比率を縮少するようにしたＤＡ変換
器である。
第２の手段は、上記＃１１の手段記載のエミッタ面積比
の縮少率に対応するエミッタ面積比を有する複数のトラ
ンジスタ住υ（１りを設け、これらのトランジスタに共
通のベース電圧（電圧源（１３）を印加し、これらのト
ランジスタの一つに所定のエミッタ抵抗α尋を設けると
共に、これらのトランジスタのコレクタ電流が一致する
ように制御（カレントミラー（ｌＪＩｌＧ）を行い、こ
れらのトランジスタのエミッタから上記第１の手段記載
の区分ごとに印加されるベース電圧を発生（出力端子（
至）殴）するようにした電圧発生回路である。
の縮少率に対応するエミッタ面積比を有する複数のトラ
ンジスタ住υ（１りを設け、これらのトランジスタに共
通のベース電圧（電圧源（１３）を印加し、これらのト
ランジスタの一つに所定のエミッタ抵抗α尋を設けると
共に、これらのトランジスタのコレクタ電流が一致する
ように制御（カレントミラー（ｌＪＩｌＧ）を行い、こ
れらのトランジスタのエミッタから上記第１の手段記載
の区分ごとに印加されるベース電圧を発生（出力端子（
至）殴）するようにした電圧発生回路である。
第３の手段は、複数の電流源トランジスタ（１）のエミ
ッタ面積とエミッタ抵抗（４１を所定の比率で重み付け
して所望比の電流を形成し、上記複数の電流源トランジ
スタの電流をディジタル信号に応じて加算して出力電流
を得る（出力端子（ｉｏｏ））ようにしたＤＡ変換器に
おいて、上記複数の電流源トランジスタを任意に区分し
、これらの区分ごとに印加されるエミッタ側の電源電圧
を異ならせ（電圧源＋３））て上記エミッタ面積とエミ
ッタ抵抗の最大比率を縮少するようにしたＤＡ変換器で
ある。
ッタ面積とエミッタ抵抗（４１を所定の比率で重み付け
して所望比の電流を形成し、上記複数の電流源トランジ
スタの電流をディジタル信号に応じて加算して出力電流
を得る（出力端子（ｉｏｏ））ようにしたＤＡ変換器に
おいて、上記複数の電流源トランジスタを任意に区分し
、これらの区分ごとに印加されるエミッタ側の電源電圧
を異ならせ（電圧源＋３））て上記エミッタ面積とエミ
ッタ抵抗の最大比率を縮少するようにしたＤＡ変換器で
ある。
第４の手段は、上記第３の手段記載のエミッタ面積とエ
ミッタ抵抗比の縮少率に対応するエミッタ面積比を有す
る複数のトランジスタｕ１）ｕｊを設け、これらのトラ
ンジスタを差動接続（定電流源αＤ）し、これらのトラ
ンジスタの一つに所定のベース電圧を印加すると共に、
これらのトランジスタのコレクタ電流が一致するように
制御（カレントミラーα８１）を行い、これらのトラン
ジスタのエミッタから上記第３の手段記載の区分ごとに
印加されるエミッタ側の電源電圧を発生（トランジスタ
０）するようにした電圧発生回路である。
ミッタ抵抗比の縮少率に対応するエミッタ面積比を有す
る複数のトランジスタｕ１）ｕｊを設け、これらのトラ
ンジスタを差動接続（定電流源αＤ）し、これらのトラ
ンジスタの一つに所定のベース電圧を印加すると共に、
これらのトランジスタのコレクタ電流が一致するように
制御（カレントミラーα８１）を行い、これらのトラン
ジスタのエミッタから上記第３の手段記載の区分ごとに
印加されるエミッタ側の電源電圧を発生（トランジスタ
０）するようにした電圧発生回路である。
Ｆ 作用
これによれば、第１、第３の請求項においてベース電圧
またはエミッタ側の電源電圧を違えることによって、ト
ランジスタを流れる電流の大きさを任意に変更すること
ができ、これを利用してトランジスタのエミッタ面積等
の最大比率を縮少することかできる。
またはエミッタ側の電源電圧を違えることによって、ト
ランジスタを流れる電流の大きさを任意に変更すること
ができ、これを利用してトランジスタのエミッタ面積等
の最大比率を縮少することかできる。
また第２、第４の請求項において縮少率に対応するトラ
ンジスタを用いることにより、違えられたベース電圧ま
たはエミッタ側の電源電圧を容易かつ安定に発生するこ
とができる。
ンジスタを用いることにより、違えられたベース電圧ま
たはエミッタ側の電源電圧を容易かつ安定に発生するこ
とができる。
Ｇ 実施例
Ｇ１．第１の請求項の実施例
第１図〜第３図はエミッタ面積の最大比率を縮少する場
合である。
合である。
すなわち第１図は８ビツトＯＤＡ変換器の例を示し、こ
の図において定電流源を構成するトランジスタ（ｌａ）
、 （ｌｂ） 、 （ｌｃ） ＝ （ｌｈ）が、上位
ビット側及び下位ビット側の４個ずつに区分され、上位
ビット側のトランジスタ（ｌｅ）〜（ｌｈ）のベースが
共通に所定の電圧ＶＲの電圧源（２）に接続されると共
に１下位ビット側のトランジスタ（ｌａ）〜（ｌｄ）
ノベースが共通に後述する電圧ＶＸの電圧源（３）に接
続される。
の図において定電流源を構成するトランジスタ（ｌａ）
、 （ｌｂ） 、 （ｌｃ） ＝ （ｌｈ）が、上位
ビット側及び下位ビット側の４個ずつに区分され、上位
ビット側のトランジスタ（ｌｅ）〜（ｌｈ）のベースが
共通に所定の電圧ＶＲの電圧源（２）に接続されると共
に１下位ビット側のトランジスタ（ｌａ）〜（ｌｄ）
ノベースが共通に後述する電圧ＶＸの電圧源（３）に接
続される。
さらにトランジスタ（１ａ）〜（ｌｈ）のエミッタがそ
れぞれエミッタ抵抗（４ａ） 、 （４ｂ） 、 （４
ｃ）・・・・−（４ｈ）をンリスタ（１ａ）〜（１ｈ）
のコレクタが互いに接続されて、この接続点から出力端
子（１００）が導出され、またトランジスタ（１ａ）〜
（１ｈ）のエミッタにそれぞれスイッチング用のトラン
ジスタ（５ａ） 、 （５ｂ） 、 （５ｃ）・・・・
・・（５ｈ）を通じてＶｃｃの電圧源（６）が接続され
る。
れぞれエミッタ抵抗（４ａ） 、 （４ｂ） 、 （４
ｃ）・・・・−（４ｈ）をンリスタ（１ａ）〜（１ｈ）
のコレクタが互いに接続されて、この接続点から出力端
子（１００）が導出され、またトランジスタ（１ａ）〜
（１ｈ）のエミッタにそれぞれスイッチング用のトラン
ジスタ（５ａ） 、 （５ｂ） 、 （５ｃ）・・・・
・・（５ｈ）を通じてＶｃｃの電圧源（６）が接続され
る。
この回路において、さらに第２図は説明のための図であ
って、この図では５ビツトの場合の定電流源の構成のみ
が示されている。すなわち図において電流源用のトラン
ジスタＱ１〜Ｑ５のエミッタがそれぞれ重み付けに反比
例する抵抗値＜ｒ＞の抵抗Ｒ。
って、この図では５ビツトの場合の定電流源の構成のみ
が示されている。すなわち図において電流源用のトラン
ジスタＱ１〜Ｑ５のエミッタがそれぞれ重み付けに反比
例する抵抗値＜ｒ＞の抵抗Ｒ。
〜Ｒ，を通じて電圧ｖＢ 、 ＶＸの電圧源ｉ２１ （
３）の他端に接続される。
３）の他端に接続される。
そしてこの回路において、トランジスタＱｉ ＊ Ｇ２
のエミッタ面積ＩＥＪを等しくした場合には、要求され
るコレクタ電流Ｉｃｔ＊Ｉｃｚの電流比が１：２である
ことから、トランジスタＱ１．Ｑ２のベースエミッタ間
電圧ＶＢＥが変化されることになり、電流が変動してし
まう。これに対して従来ＶＢＥの変化分をエミッタ抵抗
Ｒ１＊ Ｒ２の抵抗値１６ｒ 、 ８ｒの修正で補正す
ることは、精度を充分（得ることができず、またＶＢＥ
の温度特性も悪化させることＫなる。
のエミッタ面積ＩＥＪを等しくした場合には、要求され
るコレクタ電流Ｉｃｔ＊Ｉｃｚの電流比が１：２である
ことから、トランジスタＱ１．Ｑ２のベースエミッタ間
電圧ＶＢＥが変化されることになり、電流が変動してし
まう。これに対して従来ＶＢＥの変化分をエミッタ抵抗
Ｒ１＊ Ｒ２の抵抗値１６ｒ 、 ８ｒの修正で補正す
ることは、精度を充分（得ることができず、またＶＢＥ
の温度特性も悪化させることＫなる。
そこで上述の例では、ＶＢＥの差ΔＶをベースバイアス
にて補償するものである。
にて補償するものである。
すなわちトランジスタＱｌ、 Ｇ２において電流比をｌ
；２とした場合のＶＢＥの差４ｖは、＝ｖＴｌｎ２ ’、’ Ｉｃ２ ： Ｉｃ１ ＝２ ： １となる。そ
こでトランジスタＱ２のベース電位をＶＲ，）ランリス
タＱ１のベース電位なＶＸとした場合に、 ｖＸ＝ｖＲ−ｖＴｌｎ２ とすることによって、４ｖを補正してエミッタ抵抗Ｒ１
＃Ｒ２に発生される電圧を等しくすることができる。
；２とした場合のＶＢＥの差４ｖは、＝ｖＴｌｎ２ ’、’ Ｉｃ２ ： Ｉｃ１ ＝２ ： １となる。そ
こでトランジスタＱ２のベース電位をＶＲ，）ランリス
タＱ１のベース電位なＶＸとした場合に、 ｖＸ＝ｖＲ−ｖＴｌｎ２ とすることによって、４ｖを補正してエミッタ抵抗Ｒ１
＃Ｒ２に発生される電圧を等しくすることができる。
さらに−船釣には、第３図に示すように、電流比を１：
２、抵抗比を２＝１として、エミッタ面積比をＭ：１と
した場合には、 ＝ｖＴｌｎ２Ｍ となる。
２、抵抗比を２＝１として、エミッタ面積比をＭ：１と
した場合には、 ＝ｖＴｌｎ２Ｍ となる。
そこで上述の実施例において、例えばエミッタ抵抗（４
ａ）〜（４ｈ）の抵抗値を重み付けに反比例して１２８
ｒ〜ｒとすると共に電圧源（２） １３）の電圧ＶＲ，
ＶＸを・ＶＸ＝ＶＲＶ−１１１，（２Ｘ ８） ＝ＶＲ−ＶＴＪ１１６ とすることによって、トランジスタ（１ａ）〜（１ｈ）
のエミッタ面積をそれぞれ（ｌａ）＝（ｌｅ） ： ５
． （１ｂ）＝（ｉｆ） ： ２ｓ ＊ （ｌｃ）＝
（櫨） ： ４５ 、 （ｌｄ）＝（ｌｈ） ： ８ｓ
とすることができ、従来は２ ＝１２８倍の最大比率
が必要であったものを８倍に縮少することができる。
ａ）〜（４ｈ）の抵抗値を重み付けに反比例して１２８
ｒ〜ｒとすると共に電圧源（２） １３）の電圧ＶＲ，
ＶＸを・ＶＸ＝ＶＲＶ−１１１，（２Ｘ ８） ＝ＶＲ−ＶＴＪ１１６ とすることによって、トランジスタ（１ａ）〜（１ｈ）
のエミッタ面積をそれぞれ（ｌａ）＝（ｌｅ） ： ５
． （１ｂ）＝（ｉｆ） ： ２ｓ ＊ （ｌｃ）＝
（櫨） ： ４５ 、 （ｌｄ）＝（ｌｈ） ： ８ｓ
とすることができ、従来は２ ＝１２８倍の最大比率
が必要であったものを８倍に縮少することができる。
なお４ｖの値はトランジスタ（５ａ）〜（５ｈ）のスイ
ッチング電圧と比較−して十分小さいので、ベース電圧
の変化がスイッチングに影響するおそれはない。
ッチング電圧と比較−して十分小さいので、ベース電圧
の変化がスイッチングに影響するおそれはない。
こうして第１の請求項においてベース電圧を違えること
によって、トランジスタを流れる電流の大きさを任意に
変更することができ、これを利用してトランジスタのエ
ミッタ面積の最大比率を縮少することができる。
によって、トランジスタを流れる電流の大きさを任意に
変更することができ、これを利用してトランジスタのエ
ミッタ面積の最大比率を縮少することができる。
Ｇ２第２の請求項の実施例
第４図は上述した電圧ｖＨ％ＶＸを発生するための回路
である。
である。
すなわち図において、エミッタ面積が２Ｍ：１の比率を
有するトランジスタａυ（１３が設けられ、このトラン
ジスタＱｌ）Ｇ３のベースが共通に所定の電圧ｖＢの電
圧源０に接続されると共に、トランジスタ１υのエミッ
タが抵抗（１４１を通じ【電圧源α３の他端に接。
有するトランジスタａυ（１３が設けられ、このトラン
ジスタＱｌ）Ｇ３のベースが共通に所定の電圧ｖＢの電
圧源０に接続されると共に、トランジスタ１υのエミッ
タが抵抗（１４１を通じ【電圧源α３の他端に接。
続される。さらにトランジスタ（Ｌｌ）のコレクタがカ
レントミラー（１９０１次側の素子を通じてＶｃｃの電
圧源（６）の一端に接続され、このカレントミラー（１
５０２次側の素子がカレントミラー四の１次側の素子に
接続され、このカレントミラーの２次側の素子がトラン
ジスタｕ２のエミッタと電圧源（１３（６）の他端との
間に設けられる。またトランジスタＱりのコレクタは電
圧源（６）の一端に接続される。そしてトランジスタＵ
υｔｔａのエミッタから出力端子（至）（至）が導出さ
れる。
レントミラー（１９０１次側の素子を通じてＶｃｃの電
圧源（６）の一端に接続され、このカレントミラー（１
５０２次側の素子がカレントミラー四の１次側の素子に
接続され、このカレントミラーの２次側の素子がトラン
ジスタｕ２のエミッタと電圧源（１３（６）の他端との
間に設けられる。またトランジスタＱりのコレクタは電
圧源（６）の一端に接続される。そしてトランジスタＵ
υｔｔａのエミッタから出力端子（至）（至）が導出さ
れる。
従ってこの回路において、トランジスタ住υ（１２１の
エミッタ電位をＶＢ、ＶＸとすると、 となる。これらの式より となり、ここでカレントミラーＱ５） Ｇｔ９によって
ＩＣＩＩ＝ＩＣ１２となることから、 ＶＸ ＝ ＶＲ−ＶＴ７ｎ２Ｍ となっている。
エミッタ電位をＶＢ、ＶＸとすると、 となる。これらの式より となり、ここでカレントミラーＱ５） Ｇｔ９によって
ＩＣＩＩ＝ＩＣ１２となることから、 ＶＸ ＝ ＶＲ−ＶＴ７ｎ２Ｍ となっている。
こうして第２の請求項において縮少率に対応するトラン
ジスタを用いることにより、違えられたベース電圧を容
易かつ安定に発生することができる。
ジスタを用いることにより、違えられたベース電圧を容
易かつ安定に発生することができる。
Ｇ３第３の請求項の実施例
第５図〜第７図はエミッタ面積及びエミッタ抵抗の最大
比率を縮少する場合である。
比率を縮少する場合である。
すなわち第５図は８ビツトのＤＡ変換器の例を示し、こ
の図において定電流源を構成するトランジスタ（ＩＪＩ
） 、 （ｔｂ） 、 （ｌｃ’）・・・・・・（ｔｈ
）が、上位ビット側及び下位ビット側の４個ずつ区分さ
れ、上位ビット側のトランジスタ（１１’）〜（ｔｈ）
のエミッタがそれぞれエミッタ抵抗＜４ｅ′＞ 、 ＜
４７＞ 、 （４ｇ） 、 （４ｈ）を通じて所定の電
圧ｖＲの電圧源（２）の他端に接続されると共に、下位
ビット側のトランジスタ（１ａ）〜（１ｄ）のエミッタ
がそれぞれエミッタ抵抗（４ａ）（４ｂＸ４ｃＸ４ｅ）
を通じて互いに接続され、この接続点が後述する電圧ｖ
Ｙの電圧源（３）を通じて電圧源（２）の他端に接続さ
れる。
の図において定電流源を構成するトランジスタ（ＩＪＩ
） 、 （ｔｂ） 、 （ｌｃ’）・・・・・・（ｔｈ
）が、上位ビット側及び下位ビット側の４個ずつ区分さ
れ、上位ビット側のトランジスタ（１１’）〜（ｔｈ）
のエミッタがそれぞれエミッタ抵抗＜４ｅ′＞ 、 ＜
４７＞ 、 （４ｇ） 、 （４ｈ）を通じて所定の電
圧ｖＲの電圧源（２）の他端に接続されると共に、下位
ビット側のトランジスタ（１ａ）〜（１ｄ）のエミッタ
がそれぞれエミッタ抵抗（４ａ）（４ｂＸ４ｃＸ４ｅ）
を通じて互いに接続され、この接続点が後述する電圧ｖ
Ｙの電圧源（３）を通じて電圧源（２）の他端に接続さ
れる。
さらにトランジスタ（１ａ）〜（１ｈ）のベースが共通
に電圧源（２）の一端に接続されると共に、トランジス
タ（１ａ）〜（１ｈ）のコレクタが互いに接続されて、
この接続点から出力端子（１００）が導出され、またト
ランジスタ（ｌａ’）〜（１１１’）のエミッタにそれ
ぞれスイッチング用のトランジスタ（５ａ） 、 （５
ｂ） 、 （５ｃ）・・・・・・（５ｈ）を通じてＶ。
に電圧源（２）の一端に接続されると共に、トランジス
タ（１ａ）〜（１ｈ）のコレクタが互いに接続されて、
この接続点から出力端子（１００）が導出され、またト
ランジスタ（ｌａ’）〜（１１１’）のエミッタにそれ
ぞれスイッチング用のトランジスタ（５ａ） 、 （５
ｂ） 、 （５ｃ）・・・・・・（５ｈ）を通じてＶ。
０の電圧源（６）カバ接続される。
この回路において、さらに第６図は説明のための図であ
って、この図では５ビツトの場合の定電流源の構成のみ
が示されている。すなわち図において電流源用のトラン
ジスタＱｌ〜Ｑ５のエミッタ面積がそれぞれ重み付けに
比例して形成されると共に、このトランジスタＱｌ’〜
Ｑｓ’のベースが共通に電圧ＶＲの電圧源（２）の一端
に接続される。
って、この図では５ビツトの場合の定電流源の構成のみ
が示されている。すなわち図において電流源用のトラン
ジスタＱｌ〜Ｑ５のエミッタ面積がそれぞれ重み付けに
比例して形成されると共に、このトランジスタＱｌ’〜
Ｑｓ’のベースが共通に電圧ＶＲの電圧源（２）の一端
に接続される。
そしてこの回路において、トランジスタＱｌ、Ｑ２のエ
ミッタ抵抗Ｒ１’＊ Ｒ２’の抵抗値＜ｒ＞を等しくす
るためには、この状態でトランジスタＱ１’のエミッタ
電位がトランジスタＱ２’のエミッタ電位ｖＲ′に等し
くなればよく、要求されるコレクタ電流Ｉｃ１ ｅ Ｉ
（２のを設ければよい。
ミッタ抵抗Ｒ１’＊ Ｒ２’の抵抗値＜ｒ＞を等しくす
るためには、この状態でトランジスタＱ１’のエミッタ
電位がトランジスタＱ２’のエミッタ電位ｖＲ′に等し
くなればよく、要求されるコレクタ電流Ｉｃ１ ｅ Ｉ
（２のを設ければよい。
さらに−船釣には、第７図に示すように、電流比を１：
２、エミッタ面積比を１：２として、工２Ｌｒ ＝
Ｉ ＋ Ｖｙ から、 ＊、＋＋ ２１−ｒ ＝ ＶＢ となる。
２、エミッタ面積比を１：２として、工２Ｌｒ ＝
Ｉ ＋ Ｖｙ から、 ＊、＋＋ ２１−ｒ ＝ ＶＢ となる。
また上述した第１の請求項の実施例において、ベースエ
ミッタ間電圧ＶＢＥの差４ｖはベース電位から減算する
のと同様に、エミッタ電位に加算することによっても補
正することができる。
ミッタ間電圧ＶＢＥの差４ｖはベース電位から減算する
のと同様に、エミッタ電位に加算することによっても補
正することができる。
すなわち例えば第７図において、電流比を１：２、エミ
ッタ面積及びエミッタ抵抗比を共に１：ｌとすると、 ＝ Ｉ−ｒ ＋ｖＴＪｎ２ となる。
ッタ面積及びエミッタ抵抗比を共に１：ｌとすると、 ＝ Ｉ−ｒ ＋ｖＴＪｎ２ となる。
そこで上述の実施例において、例えば電圧源（３）の電
圧ｖｙを ＶＹ ”’ Ｖｒ ＋ＶＴＩＨ１６ とすることによって、抵抗（４ａ’）〜（４ｈ’）の抵
抗値をそれぞれ（４ａ’） ： ３２ｒ 、 （４ｂ’
） ： １６１ 、 （４ｃ’） ＝ （４ｅ’） ：
８ｒ、 （４ｄ’）＝ （４ｆ’） ： ４ｒ、 （４
ｇ） ： ２ｒ、 （４ｈ′）： ｒとし、トランジス
タ（ｌａ’）〜（１ｈ）のエミッタ面積をそれぞれ（ｌ
ａ）−（ｌｅ） ： ｓ 、 （ｌｂ）＝（ｉｆ） ：
２ｓ 、 （ｌｃ）＝（Ｉｇ） ：４ａ 、 （ｌｄ
）＝ （ｌｈ） ： ８ｓとすることができ、従来はそ
れぞれ１２８倍の最大比率が必要であったものを３２倍
及び８倍に縮少することができる。
圧ｖｙを ＶＹ ”’ Ｖｒ ＋ＶＴＩＨ１６ とすることによって、抵抗（４ａ’）〜（４ｈ’）の抵
抗値をそれぞれ（４ａ’） ： ３２ｒ 、 （４ｂ’
） ： １６１ 、 （４ｃ’） ＝ （４ｅ’） ：
８ｒ、 （４ｄ’）＝ （４ｆ’） ： ４ｒ、 （４
ｇ） ： ２ｒ、 （４ｈ′）： ｒとし、トランジス
タ（ｌａ’）〜（１ｈ）のエミッタ面積をそれぞれ（ｌ
ａ）−（ｌｅ） ： ｓ 、 （ｌｂ）＝（ｉｆ） ：
２ｓ 、 （ｌｃ）＝（Ｉｇ） ：４ａ 、 （ｌｄ
）＝ （ｌｈ） ： ８ｓとすることができ、従来はそ
れぞれ１２８倍の最大比率が必要であったものを３２倍
及び８倍に縮少することができる。
またこの場合には、ベース電圧は共通であるのでトラン
ジスタ（５ａ）〜（５ｈ）への影響は無い。
ジスタ（５ａ）〜（５ｈ）への影響は無い。
こうして第３の請求項においてエミッタ側の電源電圧を
違えることによって、トランジスタを流れる電流の大き
さを任意に変更することができ、これを利用してトラン
ジスタのエミッタ面積及びエミッタ抵抗の最大比率を縮
少することができる。
違えることによって、トランジスタを流れる電流の大き
さを任意に変更することができ、これを利用してトラン
ジスタのエミッタ面積及びエミッタ抵抗の最大比率を縮
少することができる。
Ｇ４第４の請求項の実施例
第８図は上述した電圧ｖＹを発生するための回路である
。
。
すなわち図において、エミッタ面積が２Ｍ＝１の比率を
有するトランジスタａｉ６が設けられ、このトランジス
タ（１１）−のエミッタが共通に定電流源■を介してＶ
ＣＣの電圧源（６）に接続されて差動接続とされると共
に、トランジスタ（１１）ａｚのコレクタ間がカレント
ミラー鰻を通じ【互いに接続される。ま得られる接続点
に接続される。そしてトランジスタａｊのコレクタがト
ランジスタ（ＬｉＪのベースに接続され、このトランジ
スタ（ＩＩのエミッタが電圧源（２）の他端に接続され
、コレクタがトランジスタ惺υのベースに接続される。
有するトランジスタａｉ６が設けられ、このトランジス
タ（１１）−のエミッタが共通に定電流源■を介してＶ
ＣＣの電圧源（６）に接続されて差動接続とされると共
に、トランジスタ（１１）ａｚのコレクタ間がカレント
ミラー鰻を通じ【互いに接続される。ま得られる接続点
に接続される。そしてトランジスタａｊのコレクタがト
ランジスタ（ＬｉＪのベースに接続され、このトランジ
スタ（ＩＩのエミッタが電圧源（２）の他端に接続され
、コレクタがトランジスタ惺υのベースに接続される。
従ってこの回路において、トランジスタα６α６のコレ
ツＩＩ ｔ 流Ｉｃ１□′、ＩＣ□２′が等しくなるよ
うにフィードバックがかかることから、第２の請求項の
実施例で説明したのと同様にして、 の電位をトランジスタα６０ベースに形成することがで
きる。
ツＩＩ ｔ 流Ｉｃ１□′、ＩＣ□２′が等しくなるよ
うにフィードバックがかかることから、第２の請求項の
実施例で説明したのと同様にして、 の電位をトランジスタα６０ベースに形成することがで
きる。
こうして、第４の請求項において縮少率に対応するトラ
ンジスタを用いるこ−とにより、違えられたエミッタ側
の電源電圧を容易かつ安定に発生することができる。
ンジスタを用いるこ−とにより、違えられたエミッタ側
の電源電圧を容易かつ安定に発生することができる。
Ｈ発明の効果
この発明によれば、第１．第３の請求項においてベース
電圧またはエミッタ側の電源電圧を違えることによって
、トランジスタを流れる電流の大きさを任意に変更する
ことができ、これを利用してトランジスタのエミッタ面
積等の最大比率な縮少することができるよ５になった。
電圧またはエミッタ側の電源電圧を違えることによって
、トランジスタを流れる電流の大きさを任意に変更する
ことができ、これを利用してトランジスタのエミッタ面
積等の最大比率な縮少することができるよ５になった。
また第２、第４の請求項において縮少率に対応するトラ
ンジスタを用いることにより、違えられたベース電圧ま
たはエミッタ側の電源電圧を容易かつ安定に発生するこ
とができるようになった。
ンジスタを用いることにより、違えられたベース電圧ま
たはエミッタ側の電源電圧を容易かつ安定に発生するこ
とができるようになった。
第１図は第１の請求項の発明の一例の構成図、第２図、
第３図はイの説明のための図、第４図は第２の請求項の
発明の一例の構成図、第５図は第３の請求項の発明の一
例の構成図、第６図、第７図はくの説明のための図、第
８図は第４の請求項の発明の一例の構成図、第９図〜第
１３図は従来の技術の説明のための図である。 （１） （１） （５） （１υ１υ（１２＋（ｌり（
Ｌ！ｌＩはトランジスタ、＋２） ＋３） （３） （
６）αＪは電圧源、１４）（４’） （１４）は抵抗器
、（１ｓ ｔｔｅ賭はカレントミラー、（１７）は定電
流源、（至）田（１０のは出力端子である。
第３図はイの説明のための図、第４図は第２の請求項の
発明の一例の構成図、第５図は第３の請求項の発明の一
例の構成図、第６図、第７図はくの説明のための図、第
８図は第４の請求項の発明の一例の構成図、第９図〜第
１３図は従来の技術の説明のための図である。 （１） （１） （５） （１υ１υ（１２＋（ｌり（
Ｌ！ｌＩはトランジスタ、＋２） ＋３） （３） （
６）αＪは電圧源、１４）（４’） （１４）は抵抗器
、（１ｓ ｔｔｅ賭はカレントミラー、（１７）は定電
流源、（至）田（１０のは出力端子である。
Claims (1)
- 【特許請求の範囲】 １、複数の電流源トランジスタのエミッタ面積とエミッ
タ抵抗を所定の比率で重み付けして所望比の電流を形成
し、 上記複数の電流源トランジスタの電流をディジタル信号
に応じて加算して出力電流を得るようにしたＤＡ変換器
において、 上記複数の電流源トランジスタを任意に区分し、 これらの区分ごとに印加されるベース電圧を異ならせて
上記エミッタ面積の最大比率を縮少するようにしたＤＡ
変換器。 ２、上記請求項第１項記載のエミッタ面積比の縮少率に
対応するエミッタ面積比を有する複数のトランジスタを
設け、 これらのトランジスタに共通のベース電圧を印加し、 これらのトランジスタの一つに所定のエミッタ抵抗を設
けると共に、 これらのトランジスタのコレクタ電流が一致するように
制御を行い、 これらのトランジスタのエミッタから上記請求項第１項
記載の区分ごとに印加されるベース電圧を発生するよう
にした電圧発生回路。 ３、複数の電流源トランジスタのエミッタ面積とエミッ
タ抵抗を所定の比率で重み付けして所望比の電流を形成
し、 上記複数の電流源トランジスタの電流をディジタル信号
に応じて加算して出力電流を得るようにしたＤＡ変換器
において、 上記複数の電流源トランジスタを任意に区分し、 これらの区分ごとに印加されるエミッタ側の電源電圧を
異ならせて上記エミッタ面積とエミッタ抵抗の最大比率
を縮少するようにしたＤＡ変換器。 ４、上記請求項第３項記載のエミッタ面積とエミッタ抵
抗比の縮少率に対応するエミッタ面積比を有する複数の
トランジスタを設け、 これらのトランジスタを差動接続し、 これらのトランジスタの一つに所定のベース電圧を印加
すると共に、 これらのトランジスタのコレクタ電流が一致するように
制御を行い、 これらのトランジスタのエミッタから上記請求項第３項
記載の区分ごとに印加されるエミッタ側の電源電圧を発
生するようにした電圧発生回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63035557A JP2737907B2 (ja) | 1988-02-18 | 1988-02-18 | Ｄａ変換器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63035557A JP2737907B2 (ja) | 1988-02-18 | 1988-02-18 | Ｄａ変換器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01212028A true JPH01212028A (ja) | 1989-08-25 |
| JP2737907B2 JP2737907B2 (ja) | 1998-04-08 |
Family
ID=12445032
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63035557A Expired - Fee Related JP2737907B2 (ja) | 1988-02-18 | 1988-02-18 | Ｄａ変換器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2737907B2 (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004334124A (ja) * | 2003-05-12 | 2004-11-25 | Matsushita Electric Ind Co Ltd | 電流駆動装置及び表示装置 |
| JPWO2003091978A1 (ja) * | 2002-04-26 | 2005-09-02 | 東芝松下ディスプレイテクノロジー株式会社 | Ｅｌ表示パネルの駆動方法 |
| JP2006020098A (ja) * | 2004-07-02 | 2006-01-19 | Toshiba Corp | 半導体装置 |
| JP2007233398A (ja) * | 2002-04-26 | 2007-09-13 | Toshiba Matsushita Display Technology Co Ltd | Ｅｌ表示パネルの駆動方法 |
| JP2007256958A (ja) * | 2002-04-26 | 2007-10-04 | Toshiba Matsushita Display Technology Co Ltd | Ｅｌ表示パネルの駆動方法 |
| US7299022B2 (en) | 2003-07-04 | 2007-11-20 | Sharp Kabushiki Kaisha | Carrier detecting circuit and infrared communication device using same |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8186769B2 (en) * | 2006-01-24 | 2012-05-29 | Bosch Corporationm | Two-wheeled motor vehicle brake control method and system |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5668029A (en) * | 1979-11-08 | 1981-06-08 | Matsushita Electric Ind Co Ltd | Digital-analog converter |
| JPS5783924A (en) * | 1980-11-14 | 1982-05-26 | Matsushita Electric Ind Co Ltd | Digital-to-analog converter |
| JPS58202621A (ja) * | 1982-05-21 | 1983-11-25 | Hitachi Ltd | Ｄ／ａ変換回路 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4701694A (en) | 1986-09-08 | 1987-10-20 | Tektronix, Inc. | Digitally selectable, multiple current source proportional to a reference current |
-
1988
- 1988-02-18 JP JP63035557A patent/JP2737907B2/ja not_active Expired - Fee Related
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5668029A (en) * | 1979-11-08 | 1981-06-08 | Matsushita Electric Ind Co Ltd | Digital-analog converter |
| JPS5783924A (en) * | 1980-11-14 | 1982-05-26 | Matsushita Electric Ind Co Ltd | Digital-to-analog converter |
| JPS58202621A (ja) * | 1982-05-21 | 1983-11-25 | Hitachi Ltd | Ｄ／ａ変換回路 |
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| JPWO2003091978A1 (ja) * | 2002-04-26 | 2005-09-02 | 東芝松下ディスプレイテクノロジー株式会社 | Ｅｌ表示パネルの駆動方法 |
| JP2007233398A (ja) * | 2002-04-26 | 2007-09-13 | Toshiba Matsushita Display Technology Co Ltd | Ｅｌ表示パネルの駆動方法 |
| JP2007256958A (ja) * | 2002-04-26 | 2007-10-04 | Toshiba Matsushita Display Technology Co Ltd | Ｅｌ表示パネルの駆動方法 |
| JP2004334124A (ja) * | 2003-05-12 | 2004-11-25 | Matsushita Electric Ind Co Ltd | 電流駆動装置及び表示装置 |
| US7299022B2 (en) | 2003-07-04 | 2007-11-20 | Sharp Kabushiki Kaisha | Carrier detecting circuit and infrared communication device using same |
| JP2006020098A (ja) * | 2004-07-02 | 2006-01-19 | Toshiba Corp | 半導体装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2737907B2 (ja) | 1998-04-08 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |