JPH01212023A - Data output circuit - Google Patents

Data output circuit

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JPH01212023A
JPH01212023A JP63035613A JP3561388A JPH01212023A JP H01212023 A JPH01212023 A JP H01212023A JP 63035613 A JP63035613 A JP 63035613A JP 3561388 A JP3561388 A JP 3561388A JP H01212023 A JPH01212023 A JP H01212023A
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output
transistor
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播磨 高之
Yoichi Suzuki
洋一 鈴木
Makoto Segawa
瀬川 真
Shigeo Oshima
成夫 大島
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Abstract

PURPOSE:To suppress the disturbance onto a power supply potential and a ground potential at data output without losing high speed for data output time by controlling the circuit so that the conduction of a MOS transistor(TR) with a small channel width is started fastest when plural split MOS TRs are conductive. CONSTITUTION:The conduction start time of plural MOS TRs is dispersed without conducting all of them at the same time in the data output. Thus, output noise caused at each start of conduction of the MOS TRs 61, 62 is dispersed. In this case, the channel width of the MOS TR 61 conducted at first is small and its drive capability is small, then the quantity of produced output noise at the start of conduction is less. Thus, the disturbance on the power supply potential and the ground potential is suppressed sufficiently and the occurrence of malfunction in the internal circuit of the integrated circuit is sufficiently suppressed. Since the channel width of the MOS TR 62 is large, the drive capability at data output is improved and high speed data output time is attained.

Description

【発明の詳細な説明】 [発明の目的コ (産業上の利用分野) 本発明は、半導体集積回路におけるデータ出力回路に係
シ、特に高速の2−タアクセスをJ!!求されるメモリ
集積回路などのデータ出力回路に関する。
DETAILED DESCRIPTION OF THE INVENTION [Purpose of the Invention (Field of Industrial Application) The present invention relates to data output circuits in semiconductor integrated circuits, and in particular to high-speed two-data access. ! The present invention relates to data output circuits such as memory integrated circuits that are in demand.

(従来の技術) メモリ集積回路などの半導体集積回路のデータを出力す
る際には、出力負荷を高速に充放電させる必安がるる。
(Prior Art) When outputting data from a semiconductor integrated circuit such as a memory integrated circuit, it is necessary to charge and discharge the output load at high speed.

しかし、充放11Lを高速化するほど果槓回1NrV3
の電#電圧vDnおよび接地電位VSSの電圧の擾乱、
即ち出力雑音が発生し易くなシ、この出力雑音はしばし
ば半導体集積回路の誤動作の原因となる。上記出力負荷
の充放電に伴って起こる上記11L圧の擾乱は、充放電
電流の時間的増分d I/d tと、充放電電流経路に
寄生するインダクタンス分りとの槓L−dI/dtによ
シその殆んどが占められている。
However, the faster the charging and discharging speed is 11L, the faster the speed is 1NrV3.
disturbance of the voltage vDn of the voltage VDn and the voltage of the ground potential VSS,
That is, output noise is likely to occur, and this output noise often causes malfunctions of semiconductor integrated circuits. The disturbance in the 11L pressure that occurs with the charging and discharging of the output load is caused by the difference L-dI/dt between the temporal increment dI/dt of the charging and discharging current and the inductance parasitic on the charging and discharging current path. Most of them are occupied.

第4図は、メモリ集積回路などく設けられている従来の
データ出力回路を示している。40は集積回路部であシ
、Tノはデータ出力端子、T2は’M[電圧(VDD)
端子、T3は接地電位(Vsg)端子、4ノは@1ルベ
ルデータ出力用の出力トランジスタ、42はIO”レベ
ルデータ出力用の出力トランジスタ、43は内部電源配
線の寄生抵抗分、44は内部接地配騙の寄生抵抗分、4
5は出力バッファ回路、46は出力制御用インバータで
ある。−方、集積回路外部において、47は電源電圧供
給用の直流電源、48は直流電源安定化答厨、49は出
力負荷容量、50〜52および53〜55はそれぞれ外
部配線の寄生抵抗分およびを生インダクタンス分である
FIG. 4 shows a conventional data output circuit that is often provided in memory integrated circuits. 40 is an integrated circuit section, T is a data output terminal, and T2 is 'M[voltage (VDD)]
terminal, T3 is the ground potential (Vsg) terminal, 4 is the output transistor for @1 level data output, 42 is the output transistor for IO'' level data output, 43 is the parasitic resistance of the internal power supply wiring, 44 is the internal ground Parasitic resistance of distribution, 4
5 is an output buffer circuit, and 46 is an output control inverter. - On the other hand, outside the integrated circuit, 47 is a DC power supply for supplying power voltage, 48 is a DC power supply stabilizing circuit, 49 is an output load capacity, and 50 to 52 and 53 to 55 are for parasitic resistance of external wiring, respectively. This is the raw inductance.

上記回路において、10mデータを出力する場合、出カ
バ、ファ回路45の出力dは低レベルとなシ、インバー
タ46の出力(出力トランジスタ駆動信号)Nが高レベ
ルとなシ、データ出力端子TIと接地端子T3との間に
挿入されている出力トランジスタ42が導通し、負荷容
Ik49が放電され、データ出力端子T1の電位が低下
する。この一連の動作における各信号波形を第5図(a
)中に実線で示している。上記負荷容量49の放電によ
多出力トランジスタ42を介して大きな放電電流Idが
発生し、この電流経路に存在する前記寄生抵抗分44.
51.52および寄生インダクタンス分54.55によ
シ接地端子T3の電圧にオーパージ、−トが発生し、こ
れによシ半導体基板を介して電源端子T2の電圧にもオ
ーパージ、−トが発生する。これらの各端子の電圧波形
を第51伽)中に実線で示している。
In the above circuit, when outputting 10m data, the output d of the output cover circuit 45 is at a low level, the output (output transistor drive signal) of the inverter 46 is at a high level, and the data output terminal TI is at a low level. The output transistor 42 inserted between it and the ground terminal T3 becomes conductive, the load capacitor Ik49 is discharged, and the potential of the data output terminal T1 decreases. Figure 5 (a) shows each signal waveform in this series of operations.
) is indicated by a solid line. Due to the discharge of the load capacitor 49, a large discharge current Id is generated through the multi-output transistor 42, and the parasitic resistance 44.
51.52 and the parasitic inductance 54.55, an overflow and a current occur in the voltage of the ground terminal T3, and an overflow and a current also occur in the voltage of the power supply terminal T2 via the semiconductor substrate. . The voltage waveform of each of these terminals is shown by a solid line in Figure 51).

このようなオーパージ、−トは、複数のデータ出力端子
およびこれに対応する複数のデータ出力回路をもつメモ
リ集積回路において各出力端子に同時に″′ONレベル
を出力する場合に著しくなシ、アドレスバッファ、入カ
パッファ等の内部回路の誤動作をまねくおそれが高くな
る。
In a memory integrated circuit having multiple data output terminals and corresponding multiple data output circuits, such an overflow becomes noticeable when an ON level is output to each output terminal at the same time. , there is a high possibility that internal circuits such as the input buffer may malfunction.

上記したデータ出力回路では、データ出力端子1個につ
き′0”レベル出力用トランジスタが1個しか設けられ
ていない。そのため、前記したようなオーパージ、−ト
の発生を低減させるためには、出力トランジスタ42の
駆動能力を抑えるために、そのチャネル幅を縮小するか
、その駆動信号Nの立ち上がシ速度を遅くするのが通常
である。上記したように出力トランジスタのチャネル幅
を縮小した場合、接地端子T3および電源端子T2に発
生するオーパージ、−トを第5図(b)中に点線で示す
ように低減できる。しかし、このときのデータ出力は第
5図(a)中に点線で示すように遅くなシ、メモリ集積
回路としての高速性が大幅に犠牲になる。
In the data output circuit described above, only one '0' level output transistor is provided for each data output terminal.Therefore, in order to reduce the occurrence of overflow and -t as described above, it is necessary to In order to suppress the driving ability of the output transistor 42, it is usual to reduce its channel width or to slow down the rising speed of its drive signal N.When the channel width of the output transistor is reduced as described above, The overflow and -t generated at the ground terminal T3 and the power supply terminal T2 can be reduced as shown by the dotted line in Fig. 5(b).However, the data output at this time is shown by the dotted line in Fig. 5(a). However, if it is slow, the high speed performance of the memory integrated circuit will be significantly sacrificed.

一方、前記したようなオーパージ、−トの発生を低減さ
せるために、第6図に示すように′″0”r−タ出力用
の出力トランジスタを複数個(ここでは2個)423,
423に分割して形成し、分割された各トランジスタ4
21,421の導通開始時刻が異なるように各別に駆動
するために遅延回路61を付加することが知られている
。この場合、上記分割されたトランジスタ421,42
.のチャネル−W(421)、W(4,22)は、f−
タ出力回路の電流出力の大きさ、速度の仕様を満足する
ように設定されており、w(42t )=W(422)
である。
On the other hand, in order to reduce the occurrence of the above-mentioned overflow, as shown in FIG.
Each divided transistor 4 is formed by dividing into 423 parts.
It is known that a delay circuit 61 is added to drive the circuits 21 and 421 separately so that their conduction start times are different. In this case, the divided transistors 421 and 42
.. channels -W(421), W(4,22) are f-
It is set to satisfy the current output size and speed specifications of the output circuit, and w(42t)=W(422)
It is.

上記第6図のデータ出力回路において @onデータを
出力する場合、出力パラフッ回路45の出力dは低レベ
ルに立ち下が9、インバータ46の出力Nが高レベルと
なシ、一方のトランジスタ421が導通し、負荷容量(
図示せず)が放電を開始する。続いて、所定時間遅れて
遅延回路61の出力N′が高レベルに立ち上がシ、他方
のトランジスタ42!が導通ずる。これによシ、負荷容
量は上記2つのトランジスタ4z1,422を介して放
電されるようになる。この一連の動作における各信号波
形を第7図(、)中に示しておシ、電源端子T2および
接地端子T3の電位変動を第71伽)中に実線で示して
いる。この場合、第7図(bJ中に点線で示すように、
上記一方のトランジスタ421に放電電流が流れること
に伴って変動が他方のトランジスタ42コに放電電流が
流れることに伴って発生する変動によって部分的に相殺
されるので、データ出力時の出力雑音は時間的に相殺さ
れて小さくなる。また、上記第6図のデータ出力回路は
1、  第4図のデータ出力回路に対するオーバーシュ
ート低減対策として前記したように出力トランジスタの
駆動能力を抑える場合に比べてr−タ出力時間が高速化
される。
When outputting @on data in the data output circuit shown in FIG. Continuity, load capacity (
(not shown) starts discharging. Subsequently, after a predetermined time delay, the output N' of the delay circuit 61 rises to a high level, and the other transistor 42! is conductive. As a result, the load capacitance is discharged through the two transistors 4z1 and 422. Each signal waveform in this series of operations is shown in FIG. In this case, as shown by the dotted line in Figure 7 (bJ),
The fluctuations caused by the discharge current flowing through one transistor 421 are partially offset by the fluctuations caused by the discharge current flowing through the other transistor 42, so the output noise during data output is reduced over time. are canceled out and become smaller. In addition, the data output circuit shown in FIG. 6 above has a faster output time compared to the case where the driving ability of the output transistor is suppressed as described above as a measure to reduce overshoot for the data output circuit shown in FIG. 4. Ru.

しかし、上記第6図のデータ出力回路は、出力トランジ
スタが最初に導通を開始するときに発生する最初の雑音
については相殺できないので、出力雑音を十分に抑圧す
ることはできないということと、遅延回路6111Cよ
って導通時刻を遅らせている信号遅延の時間分だけ確実
にデータ出力時間が遅れるという問題点がある。
However, the data output circuit shown in FIG. 6 cannot cancel the initial noise that occurs when the output transistor first starts conducting, so the output noise cannot be suppressed sufficiently, and the delay circuit There is a problem in that the data output time is reliably delayed by the signal delay time that delays the conduction time due to the 6111C.

(発明が解決しようとする課題) 本発明は、上記したように出力トランジスタを複数個に
分割して導通開始時刻をずらすことによっても電源電位
および接地電位の擾乱を十分には抑えることができず、
データ出力時間が犠牲になるという問題点を解決すべく
なされたもので、上記電源電位および接地電位の擾乱を
十分に抑えることができ、しかもr−タ出力時間の高速
性を損うことのないデータ出力回路を提供することを目
的とする。
(Problems to be Solved by the Invention) As described above, in the present invention, disturbances in the power supply potential and the ground potential cannot be sufficiently suppressed even by dividing the output transistor into a plurality of parts and shifting the conduction start time. ,
This was developed to solve the problem of sacrificing the data output time, and it can sufficiently suppress the disturbances in the power supply potential and ground potential, and it does not impair the high speed of the data output time. The purpose is to provide a data output circuit.

[発明の構成ゴ (n題を解決するための手段) 本発明のデータ出力回路は、半導体集積回路における電
源配線とデータ出力端子との間およびこのデータ出力端
子と接地配線との間に各対応してデータ出力用の第1導
電型のMOS トランジスタおよびこれとは逆導電盤の
第2導電型のMOSトランジスタが接続され、上記第1
導電型のMOSトランジスタおよび第2導1!型のMO
S トランジスタの少なくとも一方が複数個のMOS 
トランジスタに分割されて形成されると共に並列に接続
されており、この分割された複数のMOS トランジス
タのうちの少なくとも1個のMOS トランジスタが残
りのMOSトランジスタに比べてチャネル幅が小さく設
定されており、上記分割された複数個のMOS トラン
ジスタが導通するときに上記チャネル幅が小さいMOS
 トランジスタが最も早く導通開始するように制御され
ることを特徴とする。
[Structure of the Invention (Means for Solving Problem n)] The data output circuit of the present invention provides various connections between a power supply wiring and a data output terminal in a semiconductor integrated circuit, and between this data output terminal and a ground wiring. A MOS transistor of a first conductivity type for data output and a MOS transistor of a second conductivity type of a conductivity board opposite thereto are connected to the first conductivity type MOS transistor.
Conductivity type MOS transistor and second conductor 1! Type MO
S At least one of the transistors is a plurality of MOS
The MOS transistor is formed by being divided into transistors and connected in parallel, and at least one MOS transistor among the plurality of divided MOS transistors is set to have a smaller channel width than the remaining MOS transistors, The plurality of divided MOS transistors have a small channel width when the transistor is conductive.
It is characterized in that the transistor is controlled so that it starts conducting at the earliest.

(作用) データ出力に際して前記複数個のMOS トランジスタ
の全てを同時に導通させることなく、導通開始時刻を分
散させているので、MOSトランジスタの導通開始毎に
発生する出力雑音が分散する。
(Function) At the time of data output, all of the plurality of MOS transistors are not made conductive at the same time, but the conduction start times are dispersed, so that the output noise generated each time the MOS transistors start conduction is dispersed.

この場合、最初に導通ずるMOS トランジスタはチャ
ネル幅が小さく、その駆動能力が小さいので、その導通
開始時の出力雑音の発生量が小さい。したがって、電源
電位および接地電位の擾乱は十分に抑えられ、集積回路
の内部回路の誤動作の発生は十分に抑えられる。また、
導通開始時刻の遅いMOS トランジスタのチャネル幅
が大きいので、データ出力時の駆動能力の向上が可能に
な9、データ出力時間の高速化が可能である。
In this case, since the MOS transistor that first becomes conductive has a small channel width and low driving capability, the amount of output noise generated when it starts to conduct is small. Therefore, disturbances in the power supply potential and ground potential are sufficiently suppressed, and occurrence of malfunctions in the internal circuits of the integrated circuit is sufficiently suppressed. Also,
Since the channel width of the MOS transistor whose conduction start time is late is large, it is possible to improve the driving capability at the time of data output9, and it is possible to speed up the data output time.

(実施例) 以下、図面を参照して本発明の一実施例を詳細に説明す
る。
(Example) Hereinafter, an example of the present invention will be described in detail with reference to the drawings.

K1図は半導体集積回路、たとえばメモリ集積回路にお
けるデータ出力回路を示しておシ、T2は電源端子、1
は電源配線、2は電源配線の寄生抵抗分、TJは接地端
子、3は接地配線、4Fi接地配線の寄生抵抗分、TJ
はデータ出力端子である。5は11nレベル出力用のP
チャネルMO8トランジスタであシ、上記電源配WAX
とデータ出力端子T1との間Km続さ−れている。61
および6゜は上記データ出力端子で1と接地配線3との
間にそれぞれのドレイン・ソース間が並列に接続された
′1o1データ出力用の分割され九NチャネルMO8ト
2ンノスタでるる。ここで、上記Nチャネルの出カドラ
ンジスタロ1p6Mは、一方のトランジスタ61のチャ
ネル幅W(6t)が他方のトランジスタ62のチャネル
幅WC&*)よ)も小さく設定されている。そして、上
記チャネル幅が小さい方のNチャネルの出カドランジス
タロ1のr −トと前記Pチャネルの出力トランジスタ
5のダートとは共通に接゛続されており、このr−)に
は出力制御用インバータ2の出力Nが与えられる。この
インバータ7の入力として出カバ、7ア回路8の出力d
が与えられる。また、この出力バッファ回路8の出力d
は信号遅延回路9に入力し、この信号遅延回路9の出力
yは前記チャネル幅が大きい方のNチャネルの出カドラ
ンジスタロ2のr −トに与えられる。上記信号遅延回
路9は、入力信号を所定時間遅延させると共に反転させ
て出力するものであシ、周知のCR時定数回路やf−)
回路の信号遅延を利用したものなどを遅延手段として用
いることができる。
Diagram K1 shows a data output circuit in a semiconductor integrated circuit, such as a memory integrated circuit, and T2 is a power supply terminal;
is the power supply wiring, 2 is the parasitic resistance of the power supply wiring, TJ is the ground terminal, 3 is the ground wiring, the parasitic resistance of the 4Fi ground wiring, TJ
is a data output terminal. 5 is P for 11n level output
Channel MO8 transistor required, above power supply wiring WAX
and the data output terminal T1 are connected for a distance of Km. 61
and 6° are the data output terminals 1 and 3, which are divided nine N-channel MO8 transistors for data output whose respective drains and sources are connected in parallel between 1 and the ground wire 3. Here, in the N-channel output transistor 1p6M, the channel width W(6t) of one transistor 61 is set smaller than the channel width WC&*) of the other transistor 62. The r-to of the N-channel output transistor 1, which has the smaller channel width, and the dot of the P-channel output transistor 5 are commonly connected, and the r-) is used for output control. The output N of the inverter 2 is given. As the input of this inverter 7, the output d of the 7A circuit 8 is
is given. Also, the output d of this output buffer circuit 8
is input to the signal delay circuit 9, and the output y of the signal delay circuit 9 is applied to the output transistor rotor 2 of the N channel having the larger channel width. The signal delay circuit 9 delays the input signal for a predetermined time and outputs the inverted signal, such as a well-known CR time constant circuit or f-).
A device that utilizes signal delay in a circuit can be used as the delay means.

次に、上記データ出力回路の動作を第2図(a)。Next, the operation of the data output circuit is shown in FIG. 2(a).

(b)を参照して説明する。加”データを出力する場合
、出力2277回路8の出力信号dが低レベルに立ち下
がシ、インバータ7の出力信号Nが高レベルに立ち上が
る。これによシ、Pチャネルトランジスタ5は非導通、
チャネル幅の小さい方のNチャネルトランジスタ61は
導通状態となり、この導通状態となるトランジスタ62
を介して出力負荷容t(図示しないが、データ出力端子
T)に接続された負荷容量)が放電を開始する。続いて
、信号遅延回路9の遅延時間後にその出力信号Vによっ
て前記チャネル幅が大きい方のNチャネルトランジスタ
6!も導通状態となる。この0”データ出力時の各部信
号波形を第2図(&)に示しておシ、接地端子で3の電
位の変動および電源端子T2の電位の変動の様子を第2
1伽)に示している。
This will be explained with reference to (b). When outputting data, the output signal d of the output 2277 circuit 8 falls to a low level, and the output signal N of the inverter 7 rises to a high level.As a result, the P-channel transistor 5 becomes non-conductive.
The N-channel transistor 61 with the smaller channel width becomes conductive, and the transistor 62 in this conductive state
The output load capacitor t (load capacitor connected to the data output terminal T, although not shown) starts discharging. Subsequently, after the delay time of the signal delay circuit 9, the output signal V is applied to the N-channel transistor 6!, which has the larger channel width! also becomes conductive. Figure 2 (&) shows the signal waveforms of each part when this 0'' data is output.
1).

一方、″l″データを出力する場合、化カバ、ファ回路
8の出力信号dが高レベルに立ち上がシ、インバータ7
の出力信号Nが低レベルに立ち下がる。これにより、p
チャネルトランジスタ5は導通、Nチャネルトランジス
タ61は非導通状態となシ、上記導通状態となるPチャ
ネルトランジスタ5を介して出力負荷容量に対する充電
が開始する。信号遅延回路9は、化カバ、7アがオン状
態になるときには遅延が働くが、オン状態からオフ状態
になるときは出力信号Nとyが同時に動作することを備
えた回路であシ、PチャネルトランジスタとNチャネル
トランジスタ’1e6m とが同時にオン状態になるこ
とを防ぐもので、直流貫通電流が生ずることはない。
On the other hand, when outputting "l" data, the output signal d of the converter circuit 8 rises to a high level, and the inverter 7
The output signal N of falls to a low level. This allows p
The channel transistor 5 becomes conductive and the N-channel transistor 61 becomes non-conductive, and charging of the output load capacitance starts via the P-channel transistor 5 which becomes conductive. The signal delay circuit 9 is a circuit in which a delay occurs when the converter 7a turns on, but output signals N and y operate simultaneously when it changes from the on state to the off state. This prevents the channel transistor and the N-channel transistor '1e6m from being turned on at the same time, so that no DC through current occurs.

上記実施例のデータ出力回路によれば、″0″データ出
力用のトランジスタを2個に分割し、それぞれのチャネ
ル幅を異ならせ、’0” 7’−タ出力時にチャネル幅
の小さい方のトランジスタを他方のトランジスタよシも
早く導通開始させるように制御している。これによって
、それぞれの導通開始時の放電電流による接地電位の擾
乱は、第21伽)中に点線で示すように相殺されるだけ
でなく、最初の導通開始時のトランノスタ駆動電流が小
さいので、そのときの出力雑音も小さくなる。また、等
通開始時刻の遅いトランジスタの駆動電流が大きいので
、その分だけデータ出力動作が遠くなシ、第6図に示し
たように、分割されたトランジスタ421.42.のチ
ャネル幅が同じのデータ出力回路よりもデータ出力時間
が短編され、第4図に示したデータ出力回路と同等のデ
ータ出力速度が得られる。
According to the data output circuit of the above embodiment, the transistor for outputting "0" data is divided into two parts, each having a different channel width, and the transistor with the smaller channel width is used when outputting the "0" data. The transistor is controlled so that it starts conducting earlier than the other transistor.As a result, the disturbance in the ground potential caused by the discharge current when each transistor starts conducting is canceled out as shown by the dotted line in the 21st page. In addition, since the transistor drive current at the time when conduction starts for the first time is small, the output noise at that time is also small.Furthermore, since the drive current of the transistor whose conduction starts later is large, the data output operation is delayed by that much. As shown in FIG. 6, the data output time is shorter than that of the data output circuit in which the channel widths of the divided transistors 421 and 42 are the same, and the data output circuit is equivalent to the data output circuit shown in FIG. Data output speed is obtained.

なお、上記実施例では、′0”データ出力用のトランジ
スタを2個に分割したが、3個以上に分割した場合でも
、少なくとも1個を残りのトランジスタよシも早く導通
開始させるように制御し、この導通開始時刻が最も速い
トランジスタのチャネル幅を残りのトランジスタのチャ
ネル幅よシモ小さく設定しておくことによって、上記実
施例と同様な効果が得られる。
In the above embodiment, the transistor for outputting '0' data is divided into two, but even if the transistor is divided into three or more, at least one should be controlled to start conducting earlier than the remaining transistors. By setting the channel width of the transistor whose conduction start time is earliest to be smaller than the channel widths of the remaining transistors, the same effect as in the above embodiment can be obtained.

また、上記実施例では、”0”データ出力用のトランジ
スタを複数個に分割したが、逆に′″1″データ出力用
のPチャネルトランジスタを複数個に分割し、そのうち
の少なくとも1個を残りのものよシも速く導通開始させ
るように制御し、この導通開始時刻が最も速いトランジ
スタのチャネル幅を残りのトランジスタのチャネル幅よ
シも小さく設定しておく伜とによって、″1″データ出
力時における電詠電位のアンダーシュートを低減すると
共にデータ出力時間を高速化することが可能になる。
Furthermore, in the above embodiment, the transistor for outputting "0" data is divided into a plurality of transistors, but conversely, the P-channel transistor for outputting "1" data is divided into a plurality of transistors, and at least one of them is By controlling the transistor to start conducting as quickly as possible, and by setting the channel width of the transistor with the quickest start time to be smaller than the channel widths of the remaining transistors, when outputting "1" data, This makes it possible to reduce the undershoot of the electric potential at , and to speed up the data output time.

さらに、上記したような@0″データ出力用のトランジ
スタの分割および′1”データ出力用トランジスタの分
割を併用してもよく、その−例として、それぞれ2個に
分割した場合のデータ出力回路を第3図に示している。
Furthermore, division of the transistor for @0'' data output and division of the transistor for '1'' data output as described above may be used together.As an example, the data output circuit when each is divided into two is shown below. It is shown in Figure 3.

ここで、’lおよび52は分割されたPチャネルトラン
ジスタでロシ、小さいチャネル幅W<51 )を有する
トランジスタ5!のダートに出力制御用インバータ7の
出力端が接続されており、出カバ、7ア回路8の出力端
と大きいチャネル幅W<5m)を有するPチャネルトラ
ンジスタ52のr−)との間に信号遅延回路10が接続
されている。その他の部分は第1図中と同じで6J)、
第1図中と同一符号を付している。なお、上記信号遅延
回路10は前記信号遅延回路9と同様の構成であシ、こ
れらを1個の信号遅延回路によシ兼用するようにしても
よい。
Here, 'l and 52 are divided P-channel transistors, transistors 5! and 52 with small channel width W<51). The output terminal of the output control inverter 7 is connected to the output terminal of the output control inverter 7, and a signal is connected between the output terminal of the output circuit 8 and the r-) of the P-channel transistor 52 having a large channel width W<5 m). A delay circuit 10 is connected. The other parts are the same as in Figure 1 (6J),
The same reference numerals as in FIG. 1 are given. Note that the signal delay circuit 10 has the same configuration as the signal delay circuit 9, and these may be combined into one signal delay circuit.

上記第3図のデータ出力回路によれば、″′0″データ
出力時における接地電位のオーバーシュートおよび′″
1”データ出力時におけるW、源電位のアンダーシュー
トをそれぞれ低減でき、しかもデータ出力時間の高速化
が可能になる。
According to the data output circuit shown in FIG.
It is possible to reduce the undershoot of W and the source potential when 1" data is output, and it is also possible to speed up the data output time.

[発明の効果コ 上述したように本発明のデータ出力回路によれば、半尋
体集積回路のデータ出力時間の高速性を慎うことなく、
データ出力時の電源電位および接地電位の擾乱を十分に
抑制することができるので、特に高速のデータアクセス
を要求されるメモリ集積回路などに採用して好適である
[Effects of the Invention] As described above, according to the data output circuit of the present invention, without sacrificing the high speed of data output of the half-body integrated circuit,
Since disturbances in the power supply potential and ground potential during data output can be sufficiently suppressed, the present invention is particularly suitable for use in memory integrated circuits that require high-speed data access.

【図面の簡単な説明】[Brief explanation of the drawing]

第1図は本発明のデータ出力回路の一実施例を示す回路
図、第2図(a) 、 (b)はg1図の回路の′0”
データ出力動作およびこれに伴う電源変動を示す信号波
形図、第3図は本発明の他の実施例を示す回路図、第4
図および第6図はそれぞれ従来のデータ出力回路を示す
回路図、第5図(a) 、 (b)および第7図(a)
 、 0))は各対応して第4図のデータ出力回路およ
び第6図のデータ出力回路の1”データ出力動作とそれ
に伴う電源変動を示す信号波形図である。 1・、・IfIt源配個、3・・・接地配腿、’*’l
*’!・・・Pチャネルトランジスタ、’ e 61 
 e ’!・・・Nチャネルトランジスタ、7・・・イ
ンバータ、8・・・出方2フフフ ・・・データ出力端子、T2・・・電源端子、T3・・
・接地端子。 出願人代理人  弁理士 鈴 江 武 彦(a) 第5図 第6図
Figure 1 is a circuit diagram showing an embodiment of the data output circuit of the present invention, and Figures 2 (a) and (b) are '0'' of the circuit in Figure g1.
FIG. 3 is a signal waveform diagram showing data output operation and accompanying power fluctuation; FIG. 3 is a circuit diagram showing another embodiment of the present invention; FIG.
Figures 5 and 6 are circuit diagrams showing conventional data output circuits, Figures 5 (a), (b), and Figure 7 (a), respectively.
, 0)) are signal waveform diagrams showing the 1" data output operation of the data output circuit of FIG. 4 and the data output circuit of FIG. piece, 3... grounding thigh, '*'l
*'! ...P channel transistor,' e 61
e'! ...N-channel transistor, 7...Inverter, 8...Output 2fufufu...Data output terminal, T2...Power supply terminal, T3...
・Ground terminal. Applicant's agent Patent attorney Takehiko Suzue (a) Figure 5 Figure 6

Claims (1)

【特許請求の範囲】[Claims] 半導体集積回路における電源配線とデータ出力端子との
間およびこのデータ出力端子と接地配線との間に各対応
してデータ出力用の第1導電型のMOSトランジスタお
よびこれとは逆導電型の第2導電型のMOSトランジス
タが接続され、上記第1導電型のMOSトランジスタお
よび第2導電型のMOSトランジスタの少なくとも一方
が複数個のMOSトランジスタに分割されて形成される
と共に並列に接続されており、この分割された複数のM
OSトランジスタのうちの少なくとも1個のMOSトラ
ンジスタが残りのMOSトランジスタに比べてチャネル
幅が小さく設定されており、上記分割された複数個のM
OSトランジスタが導通するときに上記チャネル幅が小
さいMOSトランジスタが最も早く導通開始するように
制御されることを特徴とするデータ出力回路。
A first conductivity type MOS transistor for data output and a second conductivity type opposite conductivity type MOS transistor are connected between the power supply wiring and the data output terminal in the semiconductor integrated circuit and between the data output terminal and the ground wiring. MOS transistors of a conductivity type are connected, and at least one of the first conductivity type MOS transistor and the second conductivity type MOS transistor is divided into a plurality of MOS transistors and connected in parallel. Multiple M divided
At least one MOS transistor among the OS transistors is set to have a smaller channel width than the remaining MOS transistors, and the plurality of divided M
A data output circuit characterized in that when an OS transistor becomes conductive, the MOS transistor having a small channel width is controlled so as to start conduction earliest.
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH03171813A (en) * 1989-11-29 1991-07-25 Yamaha Corp Output circuit

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Publication number Priority date Publication date Assignee Title
JPS63288517A (en) * 1987-05-21 1988-11-25 Matsushita Electronics Corp Complementary mos transistor device

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