JPH01211950A - 半導体集積回路装置及びその製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、半導体集積回路装置に関し、特に、多結晶珪
素膜上に高融点金属シリサイド膜を積層した複合膜を有
する半導体集積回路装置に適用して有効な技術に関する
ものである。

〔従来の技術〕

ＭＩＳＦＥＴを有する半導体集積回路装置は、ゲート電
極材料として複合膜（ポリサイド膜）を採用している。

複合膜は、多結晶珪素膜上に高融点金属シリサイド膜例
えばタングステンシリサイド膜（ＷＳｉｘ）膜を積層し
たものである。複合膜は従来のゲート電極材料である単
層の多結晶珪素膜に比べて比抵抗値が１桁程度小さいの
で、信号伝達速度が速く、半導体集積回路装置の動作速
度の高速化゛を図ることができる特徴がある。特に、Ｓ
（Ｓ　ｔａｔｉｃ）　ＲＡ　ＭやＤ　（Ｄ　ｙｎａｍｉ
ｃ）　ＲＡ　Ｍを有する半導体集積回路装置はメモリセ
ルを選択するワード線をゲート電極材料で構成している
ので、前記複合膜はメモリセルの選択速度を大幅に短縮
することができる。上記のような複合膜をゲート電極材
料に使用しているものは、例えば、アイ・イー・イー・
イー、トランザクションオンエレクトロンデバイセズ、
ブイ・オー・エル、イー・デー３１゜ナンバー、１０．
オクト−バー（１９８４年）第１４３２頁から第１４３
９頁（ＩＥＥＥ、　ＴＲＡＮＳＡＣＴＩＯＮ　ＯＮ　Ｅ
ＬＥＣＴＲＯＮ、　ＤＥＶＩＣＥＳ、ＶＯＬ、ＨＤ−３
１，ＮＯ，１０，０ＣＴＯＢＥＲ（１９８４）ＰＰ１４
３２〜１４３９）において論じられている。

本発明者が開発中の半導体集積回路装置の複合膜は、Ｃ
ＶＤで堆積された多結晶珪素膜上にｃｖＤで堆積したタ
ングステンシリサイド膜を設けている。タングステンシ
リサイド膜の珪素の含有量（組成比）は、ＣＶＤにおい
てソースガスとしてのフッ化タングステン（ＷＦ、）の
流量、温度、設定する抵抗値等によって規定される。開
発中の半導体集積回路装置においては、複合膜の比抵抗
値を小さくするために、２．０乃至２．５の範囲内の少
ない珪素の含有量で形成されたタングステンシリサイド
膜を使用している。

〔発明が解決しようとする課題〕

本発明者は、前述の半導体集積回路装置の不良解析の結
果、前記複合膜のタングステンシリサイド膜に剥離現象
が多発する事実を確認した。本発明者の検討によれば、
前記剥離現象は以下のメカニズムによって生じると推測
している。前記タングステンシリサイド膜には、その堆
積後に、デンシファイ処理、或はＭＩＳＦＥＴのソース
領域及びドレイン領域、を形成する不純物導入（ゲート
電極をマスクとする導入）後のアニール処理が施される
。この熱処理によってタングステンシリサイド膜はシュ
リンクするので、ダンゲステンシリサイド膜と多結晶珪
素膜との界面にストレスが発生する。このストレスは、
多結晶珪素膜の表面からタングステンシリサイド膜を剥
離させる。

本発明の目的は、多結晶珪素膜上に高融点金属シリサイ
ド膜を積層する複合膜を有する半導体集積回路装置にお
いて、高融点金属シリサイド膜の剥離を防止することが
可能な技術を提供することにある。

本発明の他の目的は、前記半導体集積回路装置の歩留り
を向上することが可能な技術を提供することにある。

本発明の前記ならびにその他の目的と新規な特徴は、本
明細書の記述及び添付図面によって明らかになるであろ
う。

〔課題を解決するための手段〕

本願において開示される発明のうち、代表的なものの概
要を簡単に説明すれば、下記のとおりである。

多結晶珪素膜上に高融点金属シリサイド膜を積層した複
合膜を有する半導体集積回路装置において、前記多結晶
珪素膜と高融点金属シリサイド膜との間に前記高融点金
属シリサイド膜に比べて珪素の含有量が高い高融点金属
シリサイド膜を介在させる。

また、前記多結晶珪素膜上に珪素の含有量が高い高融点
金属シリサイド膜を積層した後、この高融点金属シリサ
イド膜上に珪素の含有量が低い高融点金属シリサイド膜
を積層する。

〔作　　用〕 上述した手段によれば、前記複合膜の多結晶珪素膜と高
融点金属シリサイド膜との接着強度を珪素の含有量が高
い高融点金属シリサイド膜で高めることができるので、
高融点金属シリサイド膜の剥離を防止することができる
。

以下、本発明の構成について、バイポーラトランジスタ
及び相補型ＭＩＳＦＥＴ（ＣＭＯＳ）を有する混在型半
導体集積回路装置（Ｂｉ−ＣＭＯＳ）に本発明を適用し
た一実施例とともに説明する。

なお、実施例を説明するための全図において、同一機能
を有するものは同一符号を付け、その繰り返しの説明は
省略する。

〔発明の実施例〕

本発明の一実施例であるＢｉ−０ＭＯ５を第１図（要部
断面図）で示す。

第１図に示すように、Ｂｉ−ＣＭＯ８は、単結晶珪素か
らなるｐ−型半導体基板１の主面上に積層されたｎ°型
エピタキシャル層２の主面に、半導体素子が構成されて
いる。ＣＭＯ８のｐチャネルＭＩＳＦＥＴＱｐ、ｎチャ
ネルＭＩＳＦＥＴＱｎの夫々は、主に素子間分離絶縁膜
８でその領域を規定され他の領域と電気的に分離されて
いる。バイポーラトランジスタＴｒは、主に、半導体基
板１、素子間分離絶縁膜８．ｐ゛型半導体領域５及びｐ
゛型埋込半導体領域（ＰＢＬ）４で形成される分離領域
によってその領域を規定され他の領域と電気的に分離さ
れている。

前記バイポーラトランジスタＴｒは、第１図の左側に示
すように、ｎ型コレクタ領域、Ｐ型ベース領域及びｎ型
エミッタ領域で構成されている。

つまり、バイポーラトランジスタＴｒはｎｐｎ型で構成
されている。

コレクタ領域は、ｎ゛型埋込半導体領域（ＮＢＬ）３、
ｎ−型ウェル領域６及びｎ°型半導体領域（電位引上用
コレクタ領域）１６で構成されている。埋込半導体領域
３はコレクタ抵抗を低減するために構成されている。

ベース領域はＰ型半導体領域１７で構成されている。半
導体領域１７は、ウェル領域６の主面部に素子間分離絶
縁膜８で周囲を規定されて設けられている。

エミッタ領域はｎ゛型半導体領域２１で構成されている
。半導体領域２１は前記ベース領域（半導体領域１７）
の主面部に設けられている。

バイポーラトランジスタＴｒのコレクタ領域の半導体領
域１６にはコレクタ引出用配線２４が接続されている。

配線２４は層間絶縁膜１８及び２２に形成された接続孔
２３を通して半導体領域１６に接続されている。コレク
タ引出用配線２４は、第１層目の配線形成工程で形成さ
れた、例えばアルミニウム或は所定添加物（Ｓｉ又は及
びＣｕ）が添加されたアルミニウムで形成されている。

ベース領域である半導体領域１７にはベース引出用配線
２４が接続されている。ベース引出用配線２４は、接続
孔２３を通して半導体領域１７に接続されている。ベー
ス引出用配線２４は前記コレクタ引出用配線２４と同一
製造工程で形成されている。

前記エミッタ領域の半導体領域２１にはエミッタ引出用
電極２０を介在させて図示しないエミッタ引出用配線２
４が接続されている。エミッタ引出用電極２０は、符号
を付けないが、Ｍ　Ｉ　Ｓ　Ｆ　Ｅ　Ｔ　Ｑ　ｎ及びＱ
ｐのゲート絶縁膜９に相当する絶縁膜及び層間絶縁膜１
８を除去して形成した接続孔１９を通して半導体領域２
１に接続されている。エミッタ引出用電極２０は多結晶
珪素膜にｎ型不純物（Ｐ又はＡ　ｓ　）を導入して形成
されている。この多結晶珪素膜は第２層目のゲート電極
材料形成工程によって形成されている。前記エミッタ領
域である半導体領域２１は、エミッタ引出用電極２０に
導入されたｎ型不純物をベース領域（半導体領域１７）
の主面部に拡散することによって形成されている。した
がって、エミッタ引出用電極２０は、エミッタ領域を自
己整合で形成すると共に、エミッタ領域と自己整合で接
続されるように構成されている。前記エミッタ引出用配
線２４は、前記コレクタ引出用配線２４、ベース引出用
配線２４の夫々と同一製造工程で形成される。

本実施例のＢ　ｉ　−ＣＭ　ＯＳは図示していないがＳ
ＲＡＭを内蔵しており、前記第２層目のゲート電極材料
形成工程はエミッタ引出用電極２０の他に前記ＳＲＡＭ
の高抵抗負荷型メモリセルの高抵抗負荷素子及び電源配
線を形成するようになっている。

前記ＣＭＯ５のｎチャネルＭＩＳＦＥＴＱｎは第１図の
右側及び第２図（要部拡大断面図）で示すように構成さ
れている。Ｍ　Ｉ　Ｓ　Ｆ　Ｅ　Ｔ　Ｑ　ｎは、ｐ−型
ウェル領域７の主面に形成され、ウェル領域７、ゲート
絶縁膜９、ゲート電極１０、ソース領域及びドレイン領
域である一対のｎ型半導体領域１１及び一対のｎ゛型半
導体領域１４で構成されている。

ウェル領域７はＭＩＳＦＥＴＱｎのチャネル形成領域を
構成するようになっている。このウェル領域７の下部に
はその抵抗値を低減するｐ°型埋込半導体領域４が設け
られている。

ゲート絶縁膜９は、例えばウェル領域７の主面を酸化し
て形成した酸化珪素膜を用い、２００〜３００［人コ程
度の膜厚で形成する。

ゲート電極１０は、多結晶珪素膜１０Ａ上に、珪素の含
有量が高い高融点金属シリサイド（ＷＳｉｘ。

ＭｏＳｉｘ、ＴａＳｉｘ、Ｔｉ５ｉｘ）ＩＯＢを介在さ
せて、珪素の含有量が低い高融点金属シリサイド膜１０
Ｇを積層させた複合膜で構成されている。

多結晶珪素膜１０Ａは、ＣＶＤで堆積されており、例え
ば２０００［人］程度の膜厚で形成されている。この多
結晶珪素膜１０Ａには抵抗値を低減するｎ型不純物（Ａ
ｓ又はＰ）が導入されている。

高融点金属シリサイド膜１０Ｂ、ＩＯＣの夫々はＣＶＤ
で多結晶珪素膜１０Ａ上に順次堆積されている。

本実施例は高融点金属シリサイド膜１０Ｂ、ＩＯＣの夫
々をタングステンシリサイド（ＷＳｉｘ）膜で形成して
いる。高融点金属シリサイド膜１０Ｂ、１０Ｃの夫々は
ソースガスとしてシランＳｉＨ４とフッ化タングステン
ＷＦ、を用い、次の反応式にしたがって形成される。

Ｓ　ｉＨ４＋ＷＦ、　埠ＷＳ　ｉ　ｘ＋ＨＦ本発明者の
基礎研究によれば、第３図に示すように、タングステン
シリサイド膜の珪素の含有量が低い程剥離強度（ハガレ
強度）が低く、珪素の含有量が高い程剥離強度が高くな
る。同図に示すように、タングステンシリサイド膜の珪
素の含有量が２．５（Ｗ　Ｓ　ｉ　ｘ　：　ｘ：２．５
）を越えた時点から（珪素の含有量ｘ　＝２．７〜３．
１程度の範囲内の高い時点において）、剥離強度が最大
値に漸近する。すなわち、タングステンシリサイド膜は
、珪素の含有量が高い稈長結晶珪素膜１０Ａからの剥離
を防止することができる。

前記タングステンシリサイド膜の珪素の含有量は、第４
図に示すように、フッ化タングステンＷＦ、の流量に依
存する。つまり、タングステンシリサイド膜は、フッ化
タングステンの流量が小さい程珪素の含有量が高く、フ
ッ化タングステンの流量が多い程珪素の含有量が低くな
る。例えば、タングステンシリサイド膜は、フッ化タン
グステンの流量を２　［ＳＣＣＭ］とした場合に珪素の
含有量は約３．０、フッ化タングステンの流量を２０　
［ＳＣＣＭ］とした場合に珪素の含有量は約２．５にな
る。したがって、同一〇ＶＤ装置内において、予じめフ
ッ化タングステンの流量を少なくすることで珪素の含有
量が高い高融点金属シリサイド膜１０Ｂを形成し、この
後、フッ化タングステンの流量を多くすることで珪素の
含有量が低い高融点金属シリサイド膜１０Ｇを形成する
ことができる。

タングステンシリサイド膜の堆積速度は、第５図に示す
ように、フッ化タングステンの流量が少ない程遅く、フ
ッ化タングステンの流量が多い程速い、したがって、珪
素の含有量が高いタングステンシリサイド膜を厚膜で形
成するには堆積時間が増大するので、珪素の含有量が高
い高融点金属シリサイド膜１０Ｂは薄膜で形成し、珪素
の含有量が低い高融点金属シリサイド膜１０Ｇは厚膜で
形成する。

また、第６図に示すように、タングステンシリサイド膜
の抵抗率は珪素の含有量に依存する。すなわち、タング
ステンシリサイド膜は、珪素の含有量が低い程抵抗値が
高く、珪素の含有量が高い程抵抗値が低くなる。したが
って、Ｂｉ−ＣＭＯ８の動作速度の高速化を図るために
は、珪素の含有量が高い高融点金属シリサイド膜１０Ｂ
は薄膜で形成し、珪素の含有量が低い高融点金属シリサ
イド膜１０Ｃは厚膜で形成する。

このような理由に基づき、高融点金属シリサイド膜１０
Ｂは、例えば珪素の含有量を２．７〜３．１程度で形成
し、多結晶珪素膜１０Ａと高融点金属シリサイド膜１０
Ｇとの剥離を防止できればよいので５０〜５００［人］
程度の薄い膜厚で形成する。また、高融点金属シリサイ
ド膜１０Ｂは、ゲート電極１０の抵抗値を低減するため
に、又堆積速度を速くするために、又ドライエツチング
の加工を簡単にするために、前述の薄い膜厚の方が好ま
しい。一方、高融点金属シリサイド膜１０Ｇは、例えば
珪素の含有量を２．０〜２．５程度で形成し、ゲート電
極１０の抵抗値を小さくできるように２０００〜３００
０［人］程度の厚い膜厚で形成する。

前記低不純物濃度の半導体領域１１は高不純物濃度の半
導体領域１４のチャネル形成領域側に接続されている。

この低不純物濃度の半導体領域１１は、所謂Ｌ　Ｄ　Ｄ
　（Ｌ　ｉｇｈｔｌｙ　Ｄ　ｏｐｅｄ　Ｄ　ｒａｉｎ）
構造のＭＩＳＦＥＴＱｎを構成する。低不純物濃度の半
導体領域１１は主にゲート電極１０を不純物導入用マス
クとし、ｎ型不純物（例えばＰ）をイオン打込みで導入
することにより構成されている。低不純物濃度の半導体
領域１１はゲート電極１０に対して自己整合で形成され
ている。

高不純物濃度の半導体領域１４は、主にゲート電極１０
の側壁に形成されたサイドウオールスペーサ１３を不純
物導入用マスクとし、ｎ型不純物（例えばＡ　ｓ　）を
イオン打込みで導入することにより構成されている。高
不純物濃度の半導体領域１４は。

サイドウオールスペーサ１３がゲート電極１０に対して
自己整合で構成されているので、ゲート電極１０に対し
て自己整合で構成されている。

このＭＩＳＦＥＴＱｎのソース領域又はドレイン領域で
ある半導体領域１４には層間絶縁膜１８及び２２に形成
された接続孔２３を通して配線２４が接続されている。

配線２４は、前記コレクタ引出用配線２４、ベース引出
用配線２４、エミッタ引出用配線２４の夫々と同一導体
膜で構成されている。

０ＭＯ８のｐチャネルＭＩＳＦＥＴＱｐは第１図の中央
に示すように構成されている。ＭＩＳＦＥＴＱｐは、ｎ
−型ウェル領域６の主面に形成され、ウェル領域６．ゲ
ート絶縁膜９、ゲート電極１０、ソース領域及びドレイ
ン領域である一対のｐ型半導体領域１２及び一対のｐ゛
型半導体領域１５で構成されている。

ウェル領域６の下部には前記ウェル領域７と同様にその
抵抗値を低減するざ型埋込半導体領域３が設けられてい
る。

ゲート絶縁膜９は前記Ｍ　Ｉ　Ｓ　Ｆ　Ｅ　Ｔ　Ｑ　ｎ
のゲート絶縁膜９と同一製造工程で形成されている。

ゲート電極１０は、前記ＭＩＳＦＥＴＱｎのゲート電極
１０と同一導体膜、つまり多結晶珪素膜１０Ａ上に高融
点金属シリサイド膜１０Ｂ、１０Ｃの夫々を順次積層し
た複合膜で構成されている。

低不純物濃度の半導体領域１２はＬＤＤ構造のＭＩＳＦ
ＥＴＱｐを構成する。低不純物濃度の半導体領域１２は
前記低不純物濃度の半導体領域１１と同様にゲート電極
１０に対して自己整合で形成されている。高不純物濃度
の半導体領域１５はサイドウオールスペーサ１３を介在
させてゲート電極１０に対して自己整合で構成されてい
る。

このＭＩ　５ＦＥＴＱｐのソース領域又はドレイン領域
である半導体領域１５には、層間絶縁膜１８及び２２に
形成された接続孔２３を通して配線２４が接続されてい
る。

このように、多結晶珪素膜１０Ａ上に高融点金属シリサ
イド膜１０Ｇを積層したゲート電極１０（複合膜）を有
するＢｉ−０ＭＯ８において、前記多結晶珪素膜１０Ａ
と高融点金属シリサイド膜１０Ｃとの間に前記高融点金
属シリサイド膜１０Ｃに比べて珪素の含有量が高い高融
点金属シリサイド膜１０Ｂを介在させることにより、前
記ゲート電極１０の多結晶珪素膜１０Ａと高融点金属シ
リサイド膜１０Ｃとの接着強度を珪素の含有量が高い高
融点金属シリサイド膜１０Ｂで高めることができるので
、高融点金属シリサイド膜１０Ｇの剥離を防止すること
ができる。この結果、Ｂｉ−０ＭＯ８の製造上の歩留り
を向上することができる。

また、前記ゲート電極１０の珪素の含有量が高い高融点
金属シリサイド膜１０Ｂを高融点金属シリサイド膜１０
Ｃより薄い膜厚で形成することにより、珪素の含有量が
低くかつその膜厚が厚い高融点金属シリサイド膜１０Ｃ
でゲート電極１０の実質的な抵抗値が規定されるので、
ゲート電極１０の抵抗値を低減し、Ｂｉ−０ＭＯ８の動
作速度の高速化を図ることができる。

また、前記高融点金属シリサイド膜１０Ｂを薄い膜厚で
形成することにより、タングステンシリサイド膜の堆積
時間が少なくてすむので、ゲート電極１０の形成時間を
短縮し、Ｂｉ−０ＭＯ５の製造時間を短縮することがで
きる。

また、前記高融点金属シリサイド膜１０Ｂを薄い膜厚で
形成することにより、ゲート電極１０のドライエツチン
グ加工の際に、高融点金属シリサイド膜１０Ｂのエツチ
ング条件を実質的に無視することができるので、ゲート
電極１０の加工を簡単化することができる。

なお、前記ゲート電極１０（複合膜）の珪素の含有量が
高い高融点金属シリサイド膜１０Ｂは、製造工程におい
てランプアニール等の低温プロセスを採用する場合、第
１図に示すように高融点金属シリサイド膜１０Ｃとの境
界面が現われるが、高温プロセスを採用する場合には珪
素が高融点金属シリサイド膜１０Ｃ側に拡散され、製造
工程が完了した時点においては前記境界面が現われない
。

また、前記ゲート電極１０は最上層の高融点金属シリサ
イド膜１０Ｇに代えて高融点金属膜で構成することが考
えられるが、高融点金属膜は表面の安定性が悪いので、
本発明は高融点金属膜を使用しない。

次に、前述のＢｉ−ＣＭＯ８の具体的な製造方法につい
て、第７図乃至第１１図（各製造工程毎に示すＢｉ−Ｃ
ＭＯ５の要部断面図）を用いて簡単に説明する。

まず、ｐ−型半導体基板１を用意する。

次に、半導体基板１のバイポーラトランジスタＴｒ形成
領域、ｐチャネルＭＩＳＦＥＴＱｐ形成領域の夫々の主
面部にｎ型不純物を選択的に導入する。この後、前記半
導体基板１のｎチャネルＭＩＳＦＥＴＱｎ形成領域、素
子分離領域の夫々の主面部にｐ型不純物を選択的に導入
する。

次に、ｎ型不純物、ｐ型不純物の夫々が導入された半導
体基板１の主面上に、ｎ−型エピタキシャル層２を成長
させる。このエピタキシャル層２の成長によって、半導
体基板１とエピタキシャル層２との間部に、ｎ゛型埋込
半導体領域３、ｐ′″型埋込半導体領域４の夫々が形成
される。

次に、エピタキシャル層２のバイポーラトランジスタＴ
ｒ形成領域、ｐチャネルＭＩＳＦＥＴＱｐ形成領域の夫
々の主面部にざ型ウェル領域６を形成する。この後、前
記エピタキシャル層２のｎチャネルＭ　Ｉ　Ｓ　Ｆ　Ｅ
　Ｔ　Ｑ　ｎ形成領域の主面部にｐ−型ウェル領域７を
形成する。

次に、前記ウェル領域６及び７の半導体素子形成領域間
の主面上に、素子間分離絶縁膜８及びｐ゛型半導体領域
５を形成する。この素子間分離＃！！緑膜８及び半導体
領域５は素子分離領域を形成するようになっている。

次に、第７図に示すように、前記ウェル領域６のＭＩＳ
ＦＥＴＱｐ形成領域、ウェル領域７のＭＩＳＦＥＴＱｎ
形成領域の夫々の主面上にゲート絶縁膜９を形成する。

ゲート絶縁膜９は例えば酸化珪素膜で形成する。

次に、第８図に示すように１Ｍｌ５ＦＥＴＱｎ、Ｑｐの
夫々の形成領域において、前記ゲート絶縁膜９の所定上
部にゲート電極１０を形成する。ゲート電極１０は、前
述のように、多結晶珪素膜１０Ａ。

珪素の含有量が高い高融点金属シリサイド膜１０Ｂ、そ
れよりも珪素の含有量が低い高融点金属シリサイド［１
０Ｃを順次積層することによって形成する。

多結晶珪素膜１０Ａ、高融点金属シリサイド膜１０Ｂ。

１０Ｃの夫々は、ＣＶＤで基板全面に順次積層した後、
ＲＩＥ等のドライエツチングでパターンニングすること
によって形成することができる。ゲート電極１０の高融
点金属シリサイド膜１０Ｂ、１０Ｃの夫々にはパターン
ユング前又は後に活性化のためのデンシファイ処理が施
される。デンシファイ処理は例えば不活性ガス雰囲気中
、　１０００［℃］程度以下の温度を施すことによって
行われる。前述のように、珪素の含有量が高い高融点金
属シリサイド膜１０Ｂは薄い膜厚で形成されているので
、堆積時間が短く、しかもドライエツチングが簡単に行
える。

次に、ＭＩＳＦＥＴＱｎ形成領域において、ウェル領域
７の主面部にｎ型半導体領域１１を形成する。半導体領
域１１は、ゲート電極１０をマスクとし、ｎ型不純物を
イオン打込みで導入することによって形成することがで
きる。

次に、ＭＩＳＦＥＴＱｐ形成領域において、ウェル領域
６の主面部にｐ型半導体領域１２を形成する。半導体領
域１２は、半導体領域１１と同様に、ゲート電極１０を
マスクとし、ｐ型不純物をイオン打込みで導入すること
によって形成することができる。

次に、ＭＩＳＦＥＴＱｎ、Ｑｐの夫々の形成領域におい
て、ゲート電極１０の側壁にサイドウオールスペーサ１
３を形成する。サイドウオールスペーサ１３は、例えば
ＣＶＤで堆積した酸化珪素膜にＲＩＥ等のドライエツチ
ングを施すことによって形成することができる。

次に、ＭＩＳＦＥＴＱｎ形成領域において、ウェル領域
７の主面部にｎ゛型半導体領域１４を形成する。半導体
領域１４は、ゲート電極１０及びサイドウオールスペー
サ１３をマスクとし、ｎ型不純物をイオン打込みで導入
することによって形成することができる。この半導体領
域１４を形成することによって、ｎチャネルＭＩＳＦＥ
ＴＱｎが完成する。

次に、第９図に示すように、ＭＩＳＦＥＴＱｐ形成領域
において、ウェル領域６の主面部にｐ゛型半導体領域１
５を形成する。半導体領域１５は、前記半導体領域１４
と同様に、ゲート電極１０及びサイドウオールスペーサ
１３をマスクとし、ｐ型不純物をイオン打込みで導入す
ることによって形成することができる。この半導体領域
１５を形成することによって、ｐチャネルＭＩＳＦＥＴ
ＱＰが完成する。

前記ソース領域及びドレイン領域として使用される半導
体領域１１．１２．１４．１５の夫々は、不純物の導入
後に一括して不純物の引き伸し拡散（アニール処理）が
施される。このアニールは例えば１０００［℃］径程度
温度で行われる。

このように、多結晶珪素膜１０Ａ上に高融点金属シリサ
イド膜１０Ｇを積層したゲート電極１０（複合膜）を有
するＢｉ−ＣＭＯ５の製造方法において、前記多結晶珪
素膜１０Ａ上に珪素の含有量が高い高融点金属シリサイ
ド膜１０Ｂを積層した後、この高融点金属シリサイド膜
１０Ｂ上に珪素の含有量が低い高融点金属シリサイド膜
１０Ｃを積層することにより、前記ゲート電極１０の多
結晶珪素膜１０Ａと高融点金属シリサイド膜１０Ｃとの
接着強度を珪素の含有量が高い高融点金属シリサイド膜
１０Ｂで高めることかできるので、高融点金属シリサイ
ド膜の剥離を防止することができる。

前記ＭＩＳＦＥＴＱｎ、Ｑｒの夫々を形成した後に、バ
イポーラトランジスタＴｒ形成領域において、ウェル領
域６の主面部にコレクタ電位引上用として使用されるｎ
゛型半導体領域１６を形成する。

次に、第１０図に示すように、バイポーラトランジスタ
Ｔｒ形成領域において、ウェル領域６の主面部にベース
領域として使用されるＰ型半導体領域１７を形成する。

前記半導体領域１６．１７の夫々は、イオン打込みで不
純物を導入することによって形成することができる。

次に、バイポーラトランジスタＴｒ形成領域において、
エミッタ領域形成領域の層間絶縁膜１８及びその下層の
絶縁膜を除去し、接続孔１９を形成する。

次に、前記接続孔１９を通してベース領域である半導体
領域１７に接続するように１層間絶縁膜１８上にエミッ
タ引出用電極２０を形成する。エミッタ引出用電極２０
は、ＣＶＤで堆積させた多結晶珪素膜にｎ型不純物を導
入することによって形成されている。

次に、前記エミッタ引出用電極２０に導入されたｎ型不
純物をベース領域に拡散し、第１１図に示すように、エ
ミッタ領域として使用されるｎ゛型半導体領域２１を形
成する。半導体領域２１を形成することによって、ｎｐ
ｎ型バイポーラトランジスタＴｒが完成する。

次に、層間絶縁膜２２、接続孔２３を順次形成し、前記
第１図に示す引出用配線２４及び配線２４を形成する。

この配線２４を形成することによって、本実施例のＢｉ
−ＣＭＯ８は完成する。

以上、本発明者によってなされた発明を、前記実施例に
基づき具体的に説明したが、本発明は、前記実施例に限
定されるものではなく、その要旨を逸脱しない範囲にお
いて種々変更可能であることは勿論である。

例えば、本発明は、ＭＩＳＦＥＴＱｎ、Ｑｐの夫々のゲ
ート電極１０に限らず、ＳＲＡＭ、ＤＲＡＭ等のメモリ
デバイスのワード線（複合膜）やその他の配線に適用す
ることができる。

また、本発明は、半導体集積回路装置に限らず、プリン
ト配線基板の配線（複合膜）にも適用することができる
。

〔発明の効果〕

本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば、下記のとおりであ
る。

多結晶珪素膜上に高融点金属シリサイド膜を積層した複
合膜を有する半導体集積回路装置において、前記高融点
金属シリサイド膜の剥離を防止することができる。

【図面の簡単な説明】

第１図は、本発明の一実施例であるＢ１−ＣＭＯＳの要
部断面図、 第２図は、前記Ｂｉ−ＣＭＯ８のＭＩＳＦＥＴの要部拡
大断面図、 第３図は、前記Ｍ　Ｉ　Ｓ　ＦＥＴのゲート電極におい
てハガレ強度とＷＦ、の流量との関係を示す図、第４図
は、前記ゲート電極においてＷＳｉｘの組成比とＷＦ、
の流量との関係を示す回、第５図は、前記ゲート電極に
おいてＷＳｉｘの堆積速度とＷＦＧの流量との関係を示
す図、第６図は、前記ゲート電極においてＷＳｉｘの組
成比と抵抗率との関係を示す図。 第７図乃至第１１図は、前記Ｂｉ−ＣＭＯ８の各製造工
程毎に示す要部断面図である。 図中、Ｔｒ・・・バイポーラトランジスタ、Ｑｎ。 Ｑｐ・・・ＭＩＳＦＥＴ、１０・・・ゲート電極、ＩＯ
Ａ・・・多結晶珪素膜、ＩＱＢ　、　ＩＯＣ・・・高融
点金属シリサイド膜である。

Claims (1)

1. 【特許請求の範囲】 １、多結晶珪素膜上に高融点金属シリサイド膜を積層し
   た複合膜を有する半導体集積回路装置において、前記多
   結晶珪素膜と高融点金属シリサイド膜との間に、前記高
   融点金属シリサイド膜に比べて珪素の含有量が高い高融
   点金属シリサイド膜を設けたことを特徴とする半導体集
   積回路装置。 ２、前記高融点金属シリサイド膜の珪素の含有量は２．
   ０乃至２．５程度、前記珪素の含有量が高い高融点金属
   シリサイド膜の珪素の含有量は２．７〜３．２程度であ
   ることを特徴とする特許請求の範囲第１項に記載の半導
   体集積回路装置。 ３、前記珪素の含有量が高い高融点金属シリサイド膜は
   ５０乃至５００［Å］程度の薄い膜厚で形成され、前記
   珪素の含有量が低い高融点金属シリサイド膜は２０００
   乃至３０００［Å］程度の厚い膜厚で形成されているこ
   とを特徴とする特許請求の範囲第１項又は第２項に記載
   の半導体集積回路装置。 ４、多結晶珪素膜上に高融点金属シリサイド膜を積層し
   た複合膜を有する半導体集積回路装置の製造方法におい
   て、前記多結晶珪素膜を形成する工程と、該多結晶珪素
   膜上に珪素の含有量が高い高融点金属シリサイド膜を積
   層する工程と、該珪素の含有量が高い高融点金属シリサ
   イド膜上にそれに比べて珪素の含有量が低い高融点金属
   シリサイド膜を形成する工程とを備えたことを特徴とす
   る半導体集積回路装置の製造方法。