JPH0120782B2 - - Google Patents
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- JPH0120782B2 JPH0120782B2 JP25477484A JP25477484A JPH0120782B2 JP H0120782 B2 JPH0120782 B2 JP H0120782B2 JP 25477484 A JP25477484 A JP 25477484A JP 25477484 A JP25477484 A JP 25477484A JP H0120782 B2 JPH0120782 B2 JP H0120782B2
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- dma
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- data transfer
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- 230000015654 memory Effects 0.000 claims description 35
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- 238000000034 method Methods 0.000 claims description 2
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- 238000010586 diagram Methods 0.000 description 3
- XEULPLUJSUSGMX-UHFFFAOYSA-N 1-(7-methoxy-1,3-benzodioxol-5-yl)-n-methylpropan-2-amine Chemical compound COC1=CC(CC(C)NC)=CC2=C1OCO2 XEULPLUJSUSGMX-UHFFFAOYSA-N 0.000 description 1
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/20—Handling requests for interconnection or transfer for access to input/output bus
- G06F13/28—Handling requests for interconnection or transfer for access to input/output bus using burst mode transfer, e.g. direct memory access DMA, cycle steal
- G06F13/285—Halt processor DMA
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- General Physics & Mathematics (AREA)
- Bus Control (AREA)
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明はDMAによる、メモリ内のデータ転
送時におけるＩ／Ｏデバイスチヤンネルからのダ
イレクト・メモリ・アクセス実行方法に関する。DETAILED DESCRIPTION OF THE INVENTION [Field of Industrial Application] The present invention relates to a method for performing direct memory access from an I/O device channel during data transfer in a memory using DMA.
従来、メモリ間のデータ転送を制御する手段と
しては、ダイレクト・メモリ・アクセス
（DMA）コントローラが知られている。このコ
ントローラは、マイクロプロセツサー（CPU）
によりデータバスを通してプログラムされ、つい
で、プロダラムにより、メモリ間のDMA転送要
求をアクテイブにすると、前記DMAコントロー
ラはCPUのアドレス・データとコントロール線
をフローテイング状態にする。そして、DMAコ
ントローラが使えるようにメモリのアドレス、デ
ータ、制御線の開放が確認されると、DMAコン
トローラはメモリへ適当なアドレスとREAD、
WRITE制御信号を送り、データ転送を制御す
る。DMAコントローラはメモリへ順次転送を行
ない、DMA転送を完了するとDMA完了信号を
CPUへ出し、正常なプログラムの実行を再開で
きる。
Conventionally, a direct memory access (DMA) controller is known as a means for controlling data transfer between memories. This controller is a microprocessor (CPU)
When programmed through the data bus by the programmer and then activated by the programmer to request a DMA transfer between memories, the DMA controller floats the address data and control lines of the CPU. Then, when it is confirmed that the address, data, and control lines of the memory are released so that the DMA controller can use it, the DMA controller sends the memory an appropriate address and READ,
Sends WRITE control signal to control data transfer. The DMA controller performs sequential transfers to memory and sends a DMA completion signal when the DMA transfer is completed.
It can be sent to the CPU and resume normal program execution.
従来のメモリ間データ転送を制御する手段を用
いて行う、メモリ間データ転送は、上記のように
行われているため、メモリ間データ転送中は、外
部デバイスからのDMA要求が即時には受付けら
れず、このDMAを要求した外部デバイスはオー
バランエラーを生じるという問題点があつた。
Since memory-to-memory data transfer is performed using conventional means for controlling memory-to-memory data transfer as described above, DMA requests from external devices are not immediately accepted during memory-to-memory data transfer. However, there was a problem in that an external device that requested this DMA would generate an overrun error.
この発明は、このような時題点を解決するため
になされたもので、メモリ間データ転送中であつ
ても、外部デバイスからのDMA要求を即時に受
付けられるようにすることを目的とするものであ
る。 This invention was made to solve these current problems, and its purpose is to be able to immediately accept DMA requests from external devices even during data transfer between memories. It is.
この発明にかかるメモリ間のデータ転送時にお
けるＩ／Ｏデバイスからのダイレクト・メモリ・
アクセス実行システム及びメモリ間転送、再開シ
ステムは、ダイレクト・メモリ・アクセス手段
と、
DMAによるメモリー間のデータ転送時に、
Ｉ／Ｏデバイスからのダイレクト・メモリ・アク
セス要求に応じて作動するメモリ間のデータ転送
を中断させる停止手段と再開手段とを設けたもの
である。
Direct memory transfer from an I/O device during data transfer between memories according to the present invention
The access execution system, memory-to-memory transfer, and restart system uses direct memory access means and DMA to transfer data between memories.
The device is provided with a stop means and a restart means for interrupting data transfer between memories that operate in response to a direct memory access request from an I/O device.
第２図はこの発明にかかる一実施例のブロツク
図である。図において、１はCPU（Central
Processing Unit）、２はＩ／Ｏデバイス、３は
メモリ、４はダイレクト・メモリ・アクセス手段
および前記メモリ内のデータ転送を中断させる停
止手段としてのダイレクト・メモリ・アクセス・
コントローラー＜DMAC＞、５はＩ／Ｏデバイ
スからのダイレクト・メモリ・アクセス要求に応
じて作動する信号発生手段としてのインタラプト
信号発生器、６はORゲート、７はANDゲートで
ある。
FIG. 2 is a block diagram of one embodiment of the present invention. In the figure, 1 is the CPU (Central
2 is an I/O device, 3 is a memory, and 4 is a direct memory access means and a stop means for interrupting data transfer in the memory.
The controller <DMAC>, 5 is an interrupt signal generator as a signal generating means that operates in response to a direct memory access request from an I/O device, 6 is an OR gate, and 7 is an AND gate.
次にフローチヤートに基づき作用を説明する。 Next, the operation will be explained based on a flowchart.
いま、DMAによるメモリ内のデータ転送が実
行中であるとする。 Assume that data transfer in memory using DMA is currently in progress.
この状態で、他のチヤンネルにDMA要求が生
じ、（STEP−１）、Ｈレベルの信号DMAREQ３
がORゲート６に入力されるとこの時信号線
MMDMAはＨレベルとなつている為、ANDゲ
ート７からＬレベル信号がDMAC４の端子EOP
および端子DREQ３に入力されると、端子EOP
に入力されたＬレベル信号によりデータ転送が直
ちに中断される（STEP−２）。 In this state, a DMA request occurs on another channel (STEP-1), and the H level signal DMAREQ3
is input to OR gate 6, at this time the signal line
Since MMDMA is at H level, the L level signal from AND gate 7 is sent to terminal EOP of DMAC4.
and when input to terminal DREQ3, terminal EOP
The data transfer is immediately interrupted by the L-level signal input to the terminal (STEP-2).
一方、端子DREQ３に入力された前記Ｌレベル
信号により、DMAC４は、信号HLDREQを出力
してCPU１にバスの明け渡しを要求し（STEP−
３）、CPU１は、この要求に対してアドレスデー
タ線をフローテイング状態にするとともに信号
HLDACKをDMAC４へ出力する（STEP−４）。 On the other hand, in response to the L level signal input to the terminal DREQ3, the DMAC4 outputs the signal HLDREQ to request the CPU1 to surrender the bus (STEP-
3) In response to this request, CPU 1 puts the address data line in a floating state and sends a signal.
Output HLDACK to DMAC4 (STEP-4).
そして、メモリー３のアドレス・データ・コン
トロール線が開放されると、DMAC４はメモリ
ー３へ適当なアドレスと、READ、WRITE、制
御信号を送ることによつて新たに前記Ｉ／Ｏデバ
イスとメモリー３間のデータ転送を行なう
（STEP−５）。 Then, when the address/data/control line of memory 3 is released, DMAC 4 newly connects the I/O device and memory 3 by sending an appropriate address, READ, WRITE, and control signals to memory 3. Data transfer is performed (STEP-5).
前記Ｉ／ＯデバイスDMAREQ信号がインアク
デイブになると（STEP−６）、DMACの
HLDREQ信号もインアクテイブとなりCPUはホ
ールド状態を脱する。するとCPUはインタラプ
ト信号発生器５にて発生したINTREQ信号を受
け付ける。 When the I/O device DMAREQ signal becomes inactive (STEP-6), the DMAC
The HLDREQ signal also becomes inactive and the CPU exits the hold state. Then, the CPU receives the INTREQ signal generated by the interrupt signal generator 5.
このINTREQ信号を受け付けたCPU１はイン
タラプトルーチンのソフトウエアーにより、再び
メモリー間のデータ転送を行なう（STEP−８）。 Upon receiving this INTREQ signal, the CPU 1 transfers data between memories again using the interrupt routine software (STEP-8).
この発明は、以上説明したようにメモリ間デー
タ転送中であつても他チヤンネルからのDMA要
求を即時に受け付け、他チヤンネルとメモリ間の
データ転送ができるという効果がある。
As explained above, the present invention has the advantage that even when data is being transferred between memories, a DMA request from another channel can be immediately accepted, and data can be transferred between another channel and the memory.
第１図はこの発明の一実施例を示す全体構成
図、第２図同上実施例のブロツク図、第３図は同
じくフローチヤートである。
１……CPU（セントラルプロセシングユニツ
ト）、２……Ｉ／Ｏデバイス、３……メモリ、４
……ダイレクトメモリアクセス手段および停止手
段、５……メモリ間転送再開信号発生手段。
FIG. 1 is an overall configuration diagram showing one embodiment of the present invention, FIG. 2 is a block diagram of the same embodiment, and FIG. 3 is a flowchart. 1...CPU (Central Processing Unit), 2...I/O device, 3...Memory, 4
. . . Direct memory access means and stop means; 5. Inter-memory transfer restart signal generation means.
Claims (1)
メモリ領域内のデータ転送を行なうようにしたダ
イレクト・メモリ・アクセスシステムにおいて、
前記のデータ転送時にＩ／Ｏデバイスチヤネルの
ダイレクト・メモリ・アクセス要求に応じて作動
する信号発生手段による信号に応じて前記DMA
手段に設けた停止手段によつて前記のメモリ領域
間のデータ転送を即座に中断させるとともに前記
Ｉ／Ｏデバイスチヤネルからメモリへのデータ転
送をなすようにしたことを特徴とするダイレク
ト・メモリ・アクセス実行方法。1. By direct memory access means,
In a direct memory access system that transfers data within a memory area,
said DMA in response to a signal from a signal generating means that operates in response to a direct memory access request of an I/O device channel during said data transfer;
Direct memory access characterized in that a stop means provided in the means immediately interrupts the data transfer between the memory areas and transfers the data from the I/O device channel to the memory. Execution method.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25477484A JPS61133460A (en) | 1984-11-30 | 1984-11-30 | Method for executing direct memory access in data transfer between memories |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25477484A JPS61133460A (en) | 1984-11-30 | 1984-11-30 | Method for executing direct memory access in data transfer between memories |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61133460A JPS61133460A (en) | 1986-06-20 |
| JPH0120782B2 true JPH0120782B2 (en) | 1989-04-18 |
Family
ID=17269693
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP25477484A Granted JPS61133460A (en) | 1984-11-30 | 1984-11-30 | Method for executing direct memory access in data transfer between memories |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61133460A (en) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01258163A (en) * | 1988-04-08 | 1989-10-16 | Fujitsu Ltd | Direct memory access controller |
-
1984
- 1984-11-30 JP JP25477484A patent/JPS61133460A/en active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61133460A (en) | 1986-06-20 |
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