JPS6126162A - Input/output control method - Google Patents
Input/output control methodInfo
- Publication number
- JPS6126162A JPS6126162A JP14820384A JP14820384A JPS6126162A JP S6126162 A JPS6126162 A JP S6126162A JP 14820384 A JP14820384 A JP 14820384A JP 14820384 A JP14820384 A JP 14820384A JP S6126162 A JPS6126162 A JP S6126162A
- Authority
- JP
- Japan
- Prior art keywords
- control device
- input
- address
- output control
- data
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/20—Handling requests for interconnection or transfer for access to input/output bus
- G06F13/28—Handling requests for interconnection or transfer for access to input/output bus using burst mode transfer, e.g. direct memory access DMA, cycle steal
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Bus Control (AREA)
Abstract
Description
【発明の詳細な説明】
〔発明の技術分野〕
この発明はデータ処理装置の入出力制御装置と主記憶装
置（以下ＭＭｔＴと略記する）との間でデータ転送を行
う場合の入出力制御方法に関するものである。[Detailed Description of the Invention] [Technical Field of the Invention] The present invention relates to an input/output control method when data is transferred between an input/output control device of a data processing device and a main storage device (hereinafter abbreviated as MMtT). It is something.
第１図は従来の装置を示すブロック図であって、図にお
いて（１）は中央処理装置（以下ＣＰＵと略記する）、
（２）はＭＭＵ、 （３）はダイレクトメモリアクセス
制御装置（以下ダイレク゛トメモリアクセスをＤＭＡと
略記する）、＋４）は入出力制御装置、（５）は入出力
装置、（６）はＤＭＡバス、（力はメモリバスである。FIG. 1 is a block diagram showing a conventional device, in which (1) is a central processing unit (hereinafter abbreviated as CPU);
(2) is MMU, (3) is direct memory access control device (direct memory access is abbreviated as DMA below), +4) is input/output control device, (5) is input/output device, (6) is DMA bus, (power is the memory bus.
入出力制御装置（４）がＣＰＵｆｌ）からの指令に従っ
て、入出力装置（５）とＭＭＵ（２）との間でＤＭＡ制
御装置（３）を介してデータ転送を行うのであるが、そ
の場合ＣＰＵｍから出力される指令を第２図について説
明する。第２図において、α１）はチャネルコマンドワ
ード（以下ＣＣＷと略記する）と称される指令であって
、（２１）、（２２）、（２３）はそれぞれＭＭｔＪ
（２１内のデータ領域である。また、データ領域（２１
）、（２２）、（２３）はＭＭＵ （２１内でそれぞれ
分散した領域であることが一般である。第２図に示す例
では３個のＣＣＷ、すなわちＣＣＷＩ、ＣＣＷ２、ＣＣ
Ｗ３ が出力され、それぞれ領域（２１）、（２２）
、（２３）と入出力装置（５）との間のデータ転送が指
令されたことを示す。The input/output control device (4) transfers data between the input/output device (5) and the MMU (2) via the DMA control device (3) according to instructions from the CPUfl. The commands output from the controller will be explained with reference to FIG. In FIG. 2, α1) is a command called a channel command word (hereinafter abbreviated as CCW), and (21), (22), and (23) are MMtJ, respectively.
(This is the data area within 21. Also, the data area (21
), (22), and (23) are generally distributed areas within the MMU (21). In the example shown in FIG. 2, there are three CCWs, namely CCWI, CCW2, and CC
W3 is output, and the areas (21) and (22) are respectively
, (23) and the input/output device (5).
ＣＣＷはフラグ、コマンド、データカウント、データア
ドレスから成り、データアドレスにはアクセスすべきメ
モリブロックの先頭アドレスが示され、データカウント
には転送未済のデータ数が記憶される。すなわち、転送
開始前には転送すべき全データ数がデータカウントに設
定され、１語の転送が終るごとにデータカウントから数
値１が減算され、データカウントの内容数値がＯになる
と当該ＣＣＷに対するデータ転送が完了されたことを示
す。フラグは当該ＣＣｗの終了時に次のｃｃｗの処理を
行うことを指示したり（この指示をコマンドチェインと
いう）、データアドレスが離れている場合、次のＣＣＷ
のデータアドレスに続くことを指示する（この指示をデ
ータチェインという）機能がある。The CCW consists of a flag, a command, a data count, and a data address. The data address indicates the start address of the memory block to be accessed, and the data count stores the number of untransferred data. In other words, before the start of transfer, the total number of data to be transferred is set in the data count, and each time one word is transferred, a value of 1 is subtracted from the data count, and when the content value of the data count becomes O, the data for the relevant CCW is Indicates that the transfer is complete. The flag instructs to process the next ccw when the relevant CCw ends (this instruction is called a command chain), or if the data address is far apart, the next ccw is processed.
There is a function that instructs the following data address (this instruction is called a data chain).
次にデータチェインの場合の動作を説明する。Next, the operation in the case of a data chain will be explained.
入出力制御装置（４）はＣＰＵ （１１がら入出力転送
の起動を受けると、ＣＣＷｌのコマンドの内容に従って
データなＭＵ（２）と入出力制御装置（４）の間で転送
する。When the input/output control device (4) receives activation of input/output transfer from the CPU (11), data is transferred between the MU (2) and the input/output control device (4) according to the contents of the command of CCW1.
データカウントが０となりフラグがデータチェインの指
示をしている場合、０６ｗ２のデータアドレスに対し引
続きデータを転送する。以下データチェインの指示が終
るか、入出力装置（５）からデータの終了指示があれば
この転送動作を終了する。When the data count becomes 0 and the flag indicates a data chain, data is continuously transferred to the data address 06w2. Thereafter, this transfer operation is ended when the data chain instruction is completed or when a data end instruction is received from the input/output device (5).
従来の入出力制御方法は以上のようにして行われるので
、入出力制御装置（４）ではデータチェインが必要なた
びに次のＣＣＷの取込みを行い新しいデータアドレスに
対してデータ転送を行わねばならず、ＣＣＷの取込み処
理のためにはデータの転送を止めることが必要であり、
入出力装置（５）との関係で、入出力装置（５）との間
のデータの流れを止めることができない場合は、入出力
制御装置（４）内にデータのバクファメモリを備えてお
くことが必要である等の欠点があった。Since the conventional input/output control method is performed as described above, the input/output control device (4) must capture the next CCW and transfer data to a new data address every time a data chain is required. First, it is necessary to stop data transfer for CCW import processing.
If the flow of data to and from the input/output device (5) cannot be stopped due to the relationship with the input/output device (5), it is recommended to provide a data backup memory in the input/output control device (4). There were drawbacks such as being necessary.
この発明は上記のような従来のものの欠点を除去するた
めになされたもので、この発明では、ＤＭＡ制御装置に
アドレス変換テーブルを設け、ＣＰＵ （１１からこの
アドレス変換テーブルの内容を必要な都度書換えること
により、入出力制御装置（４）からは常に連続したアド
レスによってＤＭＡ制御装置（３）に対してデータ転送
を行い、ＤＭＡ制御装置（３）はアドレス変換テーブル
によってＭＭＵ（２）の実アドレスに変換して、ＭＭＵ
（２）との間のデータ転送を行うのである。This invention was made in order to eliminate the drawbacks of the conventional ones as described above.In this invention, an address conversion table is provided in the DMA control device, and the content of this address conversion table is rewritten from the CPU (11) whenever necessary. By doing so, data is always transferred from the input/output control device (4) to the DMA control device (3) using continuous addresses, and the DMA control device (3) uses the address conversion table to transfer data to the real address of the MMU (2). Convert to MMU
(2) Data is transferred between the two.
以下この発明の実施例を図面について説明する。 Embodiments of the present invention will be described below with reference to the drawings.
第３図はこの発明の一実施例を示す説明図で、（３１）
は入出力制御装置（４）の論理アドレスの配列を、（３
２）Ｕ ＭＵ（２）の実アドレスの配列を示し、その間
のアドレス変換を行うアドレス変換テーブルはＤＭＡ制
御装置（３）内に設けられ、このアドレス変換テーブル
の内容の書換えはＣＰＵ（１）で行う。FIG. 3 is an explanatory diagram showing one embodiment of this invention, (31)
is the logical address array of the input/output control device (4), and (3
2) An address conversion table that shows the arrangement of real addresses of U MU (2) and performs address conversion is provided in the DMA control unit (3), and the content of this address conversion table is rewritten by the CPU (1). conduct.
第３図のＡ、Ｂ、Ｃが第２図のデータ領域（２１）、（
２２）、（２３）に対応するとすれば、従来の方法では
第２図に示すとおり、ＣＣＷＩ、ＣＣＷ２、ＣＣＷ３の
３個の指令を必要とするのであるが、この発明の方法に
よれば、ＣＰＵ（１１は第３図に相当する関係をアドレ
ス変換テーブルに書込んでおいて、入出力制御装置（４
）に１回だけ転送指令を出せばよい。A, B, and C in Figure 3 are the data areas (21) in Figure 2, (
22) and (23), the conventional method requires three commands, CCWI, CCW2, and CCW3, as shown in FIG. 2, but according to the method of the present invention, the CPU (11 writes the relationship corresponding to FIG. 3 in the address conversion table, and
), you only need to issue a transfer command once.
入出力制御装置（４）はこの指令を受けると、入出力装
置（５）とＭＭＵ（２）との間のデータ転送を制御する
が、その際アドレスは第３図（３１）に示すように連続
した論理アドレスを出力すればよいので、動作が簡単に
なる。この論理アドレス（３１）がアドレス変換テーブ
ルによって実アドレス（３２） ＋−変換されて１ｖ１
ＭＵ（２）にアクセスする。従って第２図の場合のよう
に次のＣＣＷに対する処理のためデータ転送が中断され
ることはガい。When the input/output control device (4) receives this command, it controls the data transfer between the input/output device (5) and the MMU (2), but the address is as shown in FIG. 3 (31). Since it is only necessary to output consecutive logical addresses, the operation becomes simple. This logical address (31) is converted into the real address (32) +- by the address conversion table and 1v1
Access MU(2). Therefore, there is no need for data transfer to be interrupted for processing the next CCW as in the case of FIG.
以上のようにこの発明によれば、主記憶装置内の分散し
たアドレス上のデータ領域を入出力制御装置から連続し
たアドレスによってアクセスすることができるので、入
出力制御処理が容易にかつ高速に実行できるという効果
がある。As described above, according to the present invention, data areas at dispersed addresses in the main memory can be accessed from the input/output control device using consecutive addresses, so input/output control processing can be executed easily and at high speed. There is an effect that it can be done.
第１図は従来の装置を示すブロック図、第２図は従来の
装置における入出力制御の方法を示す説明図、第３図は
この発明の一実施例を示す説明図である。
（１）・・・ＣＰＴＪ、 （２）・・・ＭＭＵ、 （３
）・・・ＤＭ、Ａ制御装置、（４）・・・入出力制御装
置、（５）・・・入出力装置、（３１）・・・論理アド
レス、（３３）・・・実アドレス。
尚、各図中同一符号は同−又は相当部分を示す。FIG. 1 is a block diagram showing a conventional device, FIG. 2 is an explanatory diagram showing an input/output control method in the conventional device, and FIG. 3 is an explanatory diagram showing an embodiment of the present invention. (1)...CPTJ, (2)...MMU, (3
)...DM, A control device, (4)...I/O control device, (5)...I/O device, (31)...Logical address, (33)...Real address. Note that the same reference numerals in each figure indicate the same or corresponding parts.
Claims (1)
てダイレクトメモリアクセス制御装置に接続され、中央
処理装置と主記憶装置と上記ダイレクトメモリアクセス
制御装置とがメモリバスによって接続され、上記中央処
理装置からの指令に従って上記入出力制御装置と上記主
記憶装置との間に上記ダイレクトメモリアクセス装置を
介してデータの転送を行う場合の入出力制御方法におい
て、 上記ダイレクトメモリアクセス制御装置内に、上記入出
力制御装置からの論理アドレスと上記主記憶装置の実ア
ドレスとの間のアドレス変換を行うためのアドレス変換
テーブルを設ける段階、上記中央処理装置が上記アドレ
ス変換テーブルの内容を書換え、次の時点で上記主記憶
装置と上記入出力制御装置との間で転送すべきデータに
対する上記主記憶装置の実アドレス上で分散したアドレ
スが、上記入出力制御装置の論理アドレスでは連続した
アドレスとするように上記アドレス変換テーブルを設定
する段階、 上記入出力制御装置と上記ダイレクトメモリアクセス装
置間では上記連続した論理アドレスによりデータ転送を
行い、上記ダイレクトメモリアクセス装置において上記
アドレス変換テーブルを用いて上記論理アドレスから上
記実アドレスに変換して上記主記憶装置に対しデータ転
送を行う段階を備えたことを特徴とする入出力制御方法
。[Scope of Claims] An input/output control device is connected to the direct memory access control device via a direct memory access bus, a central processing unit, a main storage device, and the direct memory access control device are connected by the memory bus, In the input/output control method for transferring data between the input/output control device and the main storage device via the direct memory access device according to instructions from the central processing unit, the direct memory access control device includes: , a step of providing an address conversion table for performing address conversion between the logical address from the input/output control device and the real address of the main storage device, the central processing unit rewriting the contents of the address conversion table; The addresses that are dispersed in the real addresses of the main storage device for the data to be transferred between the main storage device and the input/output control device at the point in time are consecutive addresses in the logical address of the input/output control device. A step of setting the address conversion table so that data is transferred between the input/output control device and the direct memory access device using the continuous logical addresses, and the direct memory access device uses the address conversion table to transfer the data between the input/output control device and the direct memory access device. An input/output control method comprising the step of converting an address into the real address and transferring data to the main storage device.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14820384A JPS6126162A (en) | 1984-07-17 | 1984-07-17 | Input/output control method |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14820384A JPS6126162A (en) | 1984-07-17 | 1984-07-17 | Input/output control method |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6126162A true JPS6126162A (en) | 1986-02-05 |
Family
ID=15447563
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14820384A Pending JPS6126162A (en) | 1984-07-17 | 1984-07-17 | Input/output control method |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6126162A (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5608374A (en) * | 1992-02-14 | 1997-03-04 | Seiko Epson Corporation | Humidity sensor and a method of producing the humidity sensor |
| US7181966B2 (en) | 2004-09-08 | 2007-02-27 | Nippon Soken, Inc. | Physical quantity sensor and method for manufacturing the same |
-
1984
- 1984-07-17 JP JP14820384A patent/JPS6126162A/en active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5608374A (en) * | 1992-02-14 | 1997-03-04 | Seiko Epson Corporation | Humidity sensor and a method of producing the humidity sensor |
| US7181966B2 (en) | 2004-09-08 | 2007-02-27 | Nippon Soken, Inc. | Physical quantity sensor and method for manufacturing the same |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPS6152507B2 (en) | ||
| JPS6126162A (en) | Input/output control method | |
| JPH043205A (en) | Data access system | |
| JPS61150055A (en) | Dma data transfer system | |
| JPH0246967B2 (en) | ||
| JPS59144955A (en) | Information processor | |
| JPS61151745A (en) | Interruption processing system | |
| JPS5930127A (en) | Data transferring method | |
| JPS6174140U (en) | ||
| JPS61183764A (en) | Direct memory access controlling system | |
| JPS6034651U (en) | DMA control device | |
| JPS5836380B2 (en) | Direct memory access method in multiprocessor systems | |
| JPH0337220B2 (en) | ||
| JPS63259750A (en) | Input/output control system for information processor | |
| JPS6168665A (en) | Input/output controlling device of computer | |
| JPH06161945A (en) | Memory data transfer device | |
| JPS6118058A (en) | Data transfer system | |
| JPS62179664U (en) | ||
| JPH03219342A (en) | Programmable address conversion system | |
| JPH02301851A (en) | System bus accessing system | |
| JPH02171848A (en) | Dma transfer system | |
| JPH0540726A (en) | Gathering control method for weight buffer | |
| JPH02287661A (en) | Data access system | |
| JPS60263242A (en) | Input/output processor | |
| JPS6095671A (en) | Common bus buffer controlling system |