JPH01204590A

JPH01204590A - デジタルカメラ装置

Info

Publication number: JPH01204590A
Application number: JP63029216A
Authority: JP
Inventors: Kazuhiro Kishimoto; 岸本　和広
Original assignee: Sharp Corp
Current assignee: Sharp Corp
Priority date: 1988-02-10
Filing date: 1988-02-10
Publication date: 1989-08-17

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】（産業上の利用分野）本発明は、輝度信号と色信号とを別系統で処理するデジ
タルカメラ装置に関する。

（従来の技術）従来、ＣＣＤを用いたデジタルカメラ装置は、第４図に
示すように、輝度、色信号２系統に分けて信号処理を行
っている。

すなわち、第４図において、ＣＣＤがら得られたアナロ
グ撮像信号は、Ａ／Ｄ、＋ンバータ１においてデジタル
信号に変換された後、輝度信号の処理系と色信号の処理
系に分けて伝送される。輝度信号の処、理系では、まず
、ローパスフィルタ（ＬＰＦ）２により色成分を除去さ
れ、ブラウン管の入出力特性を補正するためのγ補正回
路３を経た後、垂直アパチャー回路４、水平アパチャー
回路５にて垂直、水平の輪郭補正がなされる。これら垂
直、水平アパチャー回路４．５は、ＣＯＤデバイスの空
間周波数の高い領域の補正及び回路系での高周波成分の
欠落を補正するものである。

垂直アパチャー回路４は、ＲＡ・Ｍ６　（第５図参照）
によって構成された２つの１水平走査期間（ＩＨ）遅延
素子４ａ、４ｂと、元の信号とＩＨ及び２Ｈ遅延後の信
号に所定の加減算及び乗算を実行して波形整形を行うた
めの論理素子４ｃ〜４ｇと、前記ＩＨ遅延素子４ａ、４
ｂを構成するＲＡＭ６の読出し、書込みのアドレスを指
定するためのアドレスカランタフによって構成されてい
る。

一方、色信号の処理系では、ホワイトバランス回路８を
通してまず周辺の色温度から生じる白色の見え方を補正
し、ＬＰＦ９で帯域制限をかけて以降のクロック周波数
を下げた後、カラーエンコーダ１０にて色信号を作成す
る。

しかして、前記垂直、水平アパチャー回路４．５にて輪
郭補正された輝度信号はシフトレジスタ１１においてカ
ラーエンコーダ１０から出力される色信号とのタイミン
グ調整が行われた後にＤ／Ａコンバータ１３にてアナロ
グ変換され、Ｄ／Ａコンバータ１４にてアナログ変換さ
れた色信号と加算器１２にて加算されてＮＴＳＣ信号と
なる。ここで、前記シフトレジスタ１１は、輝度信号と
色信号とでは、処理クロック周波数の差に起因して信号
の遅延時間が異なるために、輝度信号よりも色信号の方
が遅れて加算器１２に入力されるために、これを調整す
るものである。

（発明が解決しようとする課題）しかるに、前記シフトレジスタ１１としては、例えば８
〜１０ビツトで、約２０段くらいのシフトレジスタが必
要であり、回路規模が太き（なり、コスト高となる。

（課題を解決するための手段）本発明のデジタルカメラ装置は、撮像素子から得たアナ
ログ撮像信号をデジタル信号に変換した後、輝度信号処
理系と色信号処理系の２系統に分けて信号処理を行うデ
ジタルカメラ装置において、前記輝度信号処理系に設け
られる垂直アパチャー回路がＲＡＭを用いた１水平走査
期間遅延素子で構成され、該１水平走査期間遅延素子の
書込みタイミングと読出しタイミングを制御卸すること
により、輝度・色信号処理系間の遅延時間の差を吸収す
るように設定されたものである。

（作用）輝度信号処理系に設けられた垂直アパチャー回路を構成
し、ＲＡＭからなるＩＨ遅延素子では、書込みタイミン
グより読出しタイミングが送れるように調整されている
ので、輝度信号を任意に遅延できて、輝度信号よりも色
信号の方が遅れて出力されるのを補正する。このため、
従来のシフトレジスタは不要となる。

（実施例）以下、本発明の実施例について図面を参照して説明する
。

第１図は本発明に係るデジタルカメラ装置の実施例を示
すブロック図、第２図は本発明に係る垂直アパチャー回
路４′内の信号遅延部分を示すブロック図である。なお
、第１図において第４図と同一の構成ブロックには同一
符号を付している。

第１図において、ＩＨデイレイライン４ａ、４ｂを構成
するＲＡＭ６の読出し、書込みのタイミングは、リード
アドレスカウンタ４ｈとライトアドレスカウンタ４１に
よってそれぞれ制御されている。コントローラ４ｊは、
前記リードアドレスカウンタ４ｈとライトアドレスカウ
ンタ４１の動作開始をコンポジットブランキング信号（
Ｃ，ＢＬ）内で遅らせるように制御するものである。具
体的には、コントローラ４ｊに対して設定スイッチ４ｋ
を操作してデイレイ設定値（シフトレジスタの遅延段数
に相当する値）を設定すると、コントローラ４ｊは、リ
ードアドレスカウンタ４ｈとライトアドレスカウンタ４
１のクリア端子（Ｃ）　を制御して、ライトアドレスカ
ウンタ４１の動作開始のタイミング１５（第３図参照）
よりリードアドレスカウンタ４ｈの動作開始のタイミン
グ１６　（第３図参照）を遅らせる。また、リードアド
レスカウンタ４ｈ及びライトアドレスカウンタ４１は、
カウント動作用のクロック（ＣＫ）及びインバータ４１
を通して得たその反転クロックによって択一的にＲＡＭ
６ヘアドレス指定をする。第３図に示すタイミング図で
は、ＲＡＭ６は、Ｒ／Ｗのクロック（ＣＫ）の立上りで
四込み、立下りで読込みを実行している。

しかして、輝度信号処理系における垂直アパチャー回路
４′では、ＬＨ遅延素子４ａ、４ｂの遅延作用の他にＲ
ＡＭ６の書込み、読出しタイミングを変えることによっ
て数十クロック分の遅延量が追加されることになる。こ
のため、輝度信号と色信号との加算時における時間差が
吸収されて、同じタイミングで加算器１２に入力される
ことになる。

（発明の効果）以上述べたように、本発明によれば、ＲＡＭを用いたＩ
Ｈ遅延素子に少しの回路を付加するだけで、輝度、色信
号加算時のクロックずれが調整されるのでシフトレジス
タが不要となり、回路規模の低減を図ることができる。

【図面の簡単な説明】

第１図は本発明に係るデジタルカメラ装置の実施例を示
すブロック図、第２図は第１図における垂直アパチャー
回路内の要部回路を示すブロック図、第３図はＲＡＭの
読出し、書込みのタイミングを示すタイミング図、第４
図は従来例を示すブロック図、第５図は従来のＩ　Ｈ遅
延素子を示すブロック図である。４′・・・垂直アパチャー回路４ａ、４ｂ・・・ＩＨデイレイライン４ｈ・・・リードアドレスカウンタ４１・・・ライトアドレスカウンタ４ｊ・・・コントローラ４ｋ・・・設定スイッチ

Claims

【特許請求の範囲】１）撮像素子から得たアナログ撮像信号をデジタル信号
に変換した後、輝度信号処理系と色信号処理系の２系統
に分けて信号処理を行うデジタルカメラ装置において、前記輝度信号処理系に設けられる垂直アパチャー回路がＲＡＭを用いた１水平走査期間遅延素子で
構成され、該１水平走査期間遅延素子の書込みタイミン
グと読出しタイミングを制御することにより、輝度・色
信号処理系間の遅延時間の差を吸収するように設定され
たことを特徴とするデジタルカメラ装置。