JPH01202082A - データ速度調整装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は少なくとも２つのディジタルビデオ信号成分の
データ速度を調整する装置であって、ブロックに分割さ
れたイメージの所定数の点を表わす前記ディジタル信号
を受信する相関低減回路と、該相関低減回路の出力係数
Ｆｉ（ｕ、ｖ）の値の二次元系列を一次元系列に変換す
る走査変換回路と、正規化回路と、整数値に変換する定
量化回路と、定量化した値を符号化する回路と、符号化
された値を可変データ速度に従って受信し、前記データ
速度と関連する平均基準値を前記正規化回路に供給する
と共に符号化された値を一定のデータ速度で当該調整装
置の出力端子に送出するデータ速度調整回路とを具え、
例えば前記相関低域回路と前記走査変換回路との間に遅
延回路を設けて成るデータ速度調整装置に関するもので
ある。本発明は特にテレビジョン信号の伝送の分野並び
に斯る信号の記録及び／又は蓄積の分野に適用し得る。

テレビジョン信号の伝送又は記録のためにテレビジョン
信号をディジタル化することは、妨害雑音が特に大きい
リンク、特に衛生通信リンクの場合に極めて有効な解決
策である。しかし、テレビジョン画像は極めて多量の情
報アイテムを含み、そのディジタル表現は高いデータ速
度を必要とする。テレビジョン信号の成分をシャノンの
条件を満足する周波数でサンプリングし、２５６レベル
に均等量子化すると、標準方式で必要とされるそれぞれ
１３．５　Ｍｌｌｚ及び６．７５　Ｍｌｌｚの周波数の
輝度成分及びクロミナンス成分の直接的なディジタル化
は２１６Ｍビット／秒のデータ速度になる。このデータ
速度は特に一般公衆用の磁気記録装置の場合には全く使
用できない。これがため、データ速度低減技術の使用が
必要であり、この技術は画像にがなり大きな冗長性が存
在する場合に一層実現容易になる。

米国特許第４３９４７７４号明細書に、ビデオ信号を直
交変換後に符号化するようにしたデータ速度調整装置が
記載されている。この装置では画像を規定のサイズのブ
ロックに分割し、次いで各ブロックに前記直交変換を施
す。この変換により生じた係数を次いで正規化係数で除
算し、次いで定量化し、符号化する。しかし、断る装置
はビデオ信号の局部的な統計的特性の差を考慮して符号
化の所定のパラメータをこれらの局部的特性に適合させ
ることを行っていない。

本発明の目的は斯る欠点を解消した、ディジタルビデオ
信号のデータ速度調整装置を提供することにある。

この目的のために、本発明の装置においては、前記正規
化回路は、 （ａ）前記走査変換回路の出力端子に入力端子が接続さ
れ、各成分に対し一次元系列で得られる係数から、前記
画像の各ブロックのスペクトル内容の高空間周波数の多
少を反映する量であるアクティビティを計算し、第１成
分のアクティビティと第２成分のアクティビティとの比
ｒａｐ（ａｃｔｉ　）を計算する回路と、 （ｂ）第２成分に関連するデータ速度調整基準と第１成
分に関連するデータ速度調整基準との比ｒａｐ　（ｎｏ
ｒｍ）を計算する回路と、（ｃ）前記ｒａｐ　（ｎｏｒ
ｍ）の値と、グローバル基準計算回路により供給される
グローバル基準値とを受信し、第１成分及び第２成分に
それぞれ関連する前記特定の基準を計算する回路と、 （ｄ）前記走査変換回路の出力を前記特定の基準計算回
路の出力で除算する除算器と、 （ｅ）処理中、現在のブロックに対しデータ速度調整回
路内に存在する２進要素の数をカウントするカウンタと
、 （ｆ）前記２進要素の数を一時的に蓄積する補助メモリ
と、 輸）前記補助メモリの入力と出力との間の２進要素の数
の差をその符号で決定する減算器と、（ｈ）前記減算器
の出力と前記カウンタの出力とを受信し、グローバル基
準値を前記特定の基準値計算回路に供給するグローバル
基準値計算回路とを具えていることを特徴とする。

図面につき本発明を説明する。

第１図は本発′明データ速度調整装置の一実施例を示し
、この装置は先ず第１に相関低減回路を具え、この回路
は例えば離散余弦変換（ＯＣＴ）を行なう回路１０であ
る。この回路１０はブロックに分割された画像の所定数
の点又は画素のクロミナンスを値のマトリクスの形態で
表わす順次のディジタル信号を受信し、各ブロックに対
し係数Ｆｉ（ｕ、ｖ）の二次元系列を出力する。第２ａ
図はＭＸＮブロックに分割された画像を示す。離散余弦
変換は既知の処理であり、各ブロックに対し順次得られ
るこれらの変換係数の式はここには記載しない。１フレ
ーム又は画像内の隣接する点間には極めて強い相関があ
ることは多くの統計的測定が認めており、上記の変換の
目的は変換前に得られる値より一層無相関の一組の係数
を得ることにある。

係数Ｆｉ（ｕ、ｖ）は次いで、本例では遅延回路２０を
経て、値Ｆｉ（ｕ＋いの二次元系列を一次元系列に変換
する走査変換回路に供給される。遅延回路２０は２つの
成分が同時に得られないときに一方の成分の１個以上の
ブロックを蓄積する働きをする。第２ｂ図に示すような
ブロック（第２ａ図の斜線を付したものに対応する）に
対しては７次元系列は例えば第２ｃ図に示すようなジグ
ザク順序とすることができる。第２ｃ図は画像ブロック
の変換係数の二次元マトリクスにおいて係数（ＣＩ、Ｃ
Ｚ、　Ｃ３’−・−）を読出し、処理する順番を規定す
るルートの一例を示すものであるが、本発明はこれに限
定されるものでないこと勿論である。本例ルートによれ
ば次の利点、即ちビデオ信号の次の符号化を長いレンジ
の零値を与えて行なうことが可能になり、これは伝送す
べき情報アイテムの量の低減に寄与する。

しかし、この−次元系列は異なる条件に基づいて構成す
ることもでき、信号自体について測定した特性の関数と
してアダプティブに決定することもでき、或いは文種々
の空間的に隣接するブロック内の順次の読出しにより構
成することもできる。

次に、正規化回路４０（これについては後に詳述する）
がこの−次元系列を受信する。この回路４０からの正規
化された出力は次いで定量化回路５０において定量化さ
れ、次いで符号化回路６０で符号化される。この符号化
回路６０の出力端子はバッファメモリ７０の入力端子に
接続され、このメモリは符分化された値を可変データ速
度に従って受信し、これら値をその主出力端子に一定の
データ速度で送出する。この主出力端子は本発明のデー
タ速度調整装置の出力端子を構成する。

定量化処理により浮動小数点で表わされた各係数の正規
化された値を、例えば簡単な丸め処理又は好ましくは切
捨て処理、即ち定量化前の値の整数部を取ることにより
整数値に変換することができ、またこれらの処理を値の
スケールの圧縮又は伸張と組み合わせることもできる。

斯る定量化処理を受けると０と１との間の範囲内の値は
値０に置換され、これにより符号化回路に伝送すべき有
意係数の数が減少し、データ速度の低減が促進される。

符号化処理は本例ではハフマンコードに従った符号化値
テーブルを用いて実行し、係数の値（可変長符号化）又
はレンジの長さ（レンジ符号化）を符号化する。

正規化回路４０について詳細に説明する。データ速度を
画像の局部的特性に適合させるためにはブロックのアク
ティビティをこのブロックの符号化に必要とされる２進
要素の数に結びつける関数を求める必要がある（アクテ
ィビティはブロックのスペクトル内容の性質、もっと詳
しく言うと高い空間周波数の多少を反映し、従ってアク
ティビティは例えば準−均一ブロックに対しては低く、
他方、ブロックが輪郭を含む程度が太き（なるほど及び
これら輪郭が格子であるほど高くなる）。

試験の結果、このアクティビティの式としては明細書末
尾の表に示す式（１）が導かれ、この式においてＣｉは
走査変換回路３０により取り出されるブロック内の一次
元系列のｉ番目の係数である（式（１）並びに以下の説
明で用いるその他の式は全て明細書末尾の表にまとめて
示しである）。第１の係数Ｃ０は使用しない。その理由
はこの係数はブロックの平均振幅に対応し、ブロックの
スペクトル内容に関する情報を提供しないためである。

その値は、色やグレーレベルの変化を導く誤った解釈を
避けるために、一定の数のビット、例えば８ビツト又は
９ビツトで特定の方法で符号化されるため、データ速度
と無関係である。

以下の説明において、先ず第１に２つのクロミナンス成
分Ｕ及び■に関連するデータ速度の調整の例について考
察し、次いで同一の原理を輝度とクロミナンス、即ちビ
デオ信号の３つの成分に適用する場合について考察する
。

アクティビティの式の定義から、２つの弐（２）及び（
３）が得られ、これらは、処理されるディジタルビデオ
信号がクロミナンス成分である第１の例では、２つの成
分Ｕ及びＶ（色差を表わす信号であってＳＥＣＡＭ及び
ＭＭＣ標準方式ではＤＲ及びＤｌｌと称されている）の
それぞれのアクティビティを定義する。次に、これらの
アクティビティａｃｔｉ　（ＤＲ）及びａｃｔｉ　（Ｄ
Ｓ）とバッファメモリ７ｏの出力に存在する情報アイテ
ムの量との関係を求める。これに対し、重要なことはこ
れらアクティビティの値自体ではなくて弐（４）で与え
られるそれらの比ｒａｐ（ａｃｔｉ）にある。実際上、
出力で許される総合データ速度に関してはこの総合デー
タ速度の何割が各成分に割当てられるかを知ることが特
に重要である。

これはデータ速度の調整に用いられる基準と称されてい
る量であり、この基準と、特定の係数、例えばスペクト
ルの中心に略々対応する３２番目の係数に与えられるデ
ータ速度との積は一定であることが知られており、これ
は式（５）及び（６）で表わされ、これら式においてに
８及びに、は定数である。

この場合にも重要なことは基準自体ではなく、弐（７）
で与えられるこれら基準の比ｒａｐ（ｎｏｒｍ）である
。

これら基準の決定はデータ速度の決定と等価であるので
、最後にｒａｐ（ｎｏｒｍ）　とｒａｐ（ａｃｔｉ）　
との間の関係（８）又は特にｒａｐ（ｎｏｒｍ）と成分
り、ｌ及びＤ３のそれぞれのアクティビティａｃｔｉ　
（ＤＲ）及びａｃｔｉ　（ＤＢ）との間の関係（９）を
表わす関数ｆがどうなるかについて考察する。

人間の眼の知覚特性は青領域より赤領域の方が大きいこ
とが知られている。これにより、データ速度に関して成
分ＤＲよりも成分り、に対して一層大きな符号化誤りが
許される。最後に調整トライアルで行った試験の結果、
２つの成分ＤＲ及び０３の同等のアクティビティレベル
に対しては、即ち略々１に等しいｒａｐ（ａｃｔｉ）の
値に対しては式００）で表わされるように基準の比ｒａ
ｐ（ｎｏｒｍ）は約２゜５の固定値になることが導かれ
た。

この場合満足な関数ｆの一例は、ｉに等しいｒａｐ（ａ
ｃｔｉ）に対し上で定められた点（１，ｆ　（１））を
通ると共にＤｉの零アクティビティに対応する点（０，
ｆ（０）　）を通る直線になる。実際上、零アクティビ
ティの場合にもデータ速度の所定の部分を連続する係数
のシステマチックな符号化のため（上述したように第１
係数は使われない）及びブロックの終了の指示（本例で
はブロック終了の２ワード）の符号化のためにとってお
く必要がある。

データ速度の調整は成分Ｄｌｌに対応する所定数のブロ
ック及び成分ＤＩｌに対応する所定数のブロックの符号
化後に、本例では１つのブロックＤＲ及び１つのブロッ
クＤＩｌの符号化後に、行われる。

グローバル基準がバッファメモリ７０の充填レベル及び
該レベルの変化の関数として計算される。グローバル基
準とグローバルデータ速度との積（式０１）が一定であ
ること及び各成分Ｄ＋を及び、ｐ門に関する基準に対す
る式（５）及び（６）が一定であることを考慮すると、
これらの基準の最終的な式は０２）及び面で定義される
形になる。

式０２）及び０３）を決定する計算は次のように説明す
ることができる。グローバル基準を式（１１）を満足す
るように決定し、式（５）及び（６）及び更に式圓を満
足する２つの特定の基準ｎｏｒｍ（ＤＳ）及びｎｏｒｍ
（Ｄｓ）を求める。グローバルデータ速度はり、ｌ及び
ＤＢに関するデータ速度の和であり、式（５）、　（６
）、　（ＩＩ）及びθ勾がわかっているので、弐〇５）
、０ω及び０７）が得られる。これらの項を式（１８）
に代入すると式（１９）になり、この式はＫを消去し、
右辺の加算を行い、反転させると式（２０）になる。こ
の式（２ｏ）の右辺の分母と分子をｎｏｒｍ（ＤＳ）で
くくり、次いでこの項を消去し、最後に両辺に（１＋ｒ
ａｐ（ｎｏｒｍ）　）を掛けることにより弐〇２）が得
られる。この値を例えば式（２０）のｎｏｒｍ（Ｄ、１
）に代入することにより弐面が得られる。これらの式０
２）及びθ■は実際上置も重要な関係である式（２１）
及び（２２）を与えること明らかである。

本発明の装置では上述の関数を得るために、正規化回路
４０の内容は次のように特定することができる。この回
ｌ８４０は、先ず第１に、走査変換回路３０の出力を受
信し、２つの成分ＤＲ及びり、の各々のアクティビティ
ａｃｔｉ　（ＤＪＩ）及びａｃｔｉ　（ＤＳ）からｒａ
ｐ（ａｃｔｉ）を計算する回路４０１を具える。次いで
回路４０１の出力側に設けられた、ｒａｐ　（ｎｏｒｍ
）を計算する回路４０２が関数ｆの選択に関しく非限定
的に）選択した仮定に基づいて式（８）を用いてｒａｐ
（ｎｏｒｍ）を計算する。本例ではこの回路４０２に低
域通過再帰フィルタ回路４０３を後続させる。平滑され
たｒａｐ　（ｎｏｒｍ）の値を特定の基準、即ちｎｏｒ
ｍ　（ＤＳ）及びｎｏｒｍ　（ＤＩ）を式０り及び側に
従って計算する回路４０４に供給する。最後に、除算器
４０５が走査変換回路３０の出力を符号化中の成分（ブ
ロックＤＲ又はブロックＤ、　）の性質に依存するｎｏ
ｒｍ　（ＤＲ、）又はｎｏｒ＋＋＋　（Ｄｓ）により除
算する。

回路４０４で行われる特定の基準、ｎｏｒｍ（ＤＳ）及
びｎｏｒｍ（Ｏｓ）の計算のためには、この回路は弐Ｇ
２）及び側に従ってｒａｐ（ｎｏｒｍ）の値のみならず
グローバル基準も受信しなければならない。このグロー
バル基準は以下の処理に従ってグローバル基準計算回路
４０６により供給される。

バッファメモリ７０の出力端子に設けられたカウンタ４
０７は処理中の現在のブロックに対しこのメモリ内に存
在する二進要素の正確な数を与え、補助メモリ４０８が
この二進要素の数を一時的に蓄積し、次のブロックの処
理中（このブロックが現在のブロックになる）この蓄積
数が先行ブロックとなる現ブロックの二進要素の数を表
わすようにする。次いで減算器４０９が前記補助メモリ
の入力と出力との差、即ち２個の順次のブロック間の二
進要素の数の差をその符号で決定し、この差をグローバ
ル基準計算回路４０６に供給する。この回路４０６は他
方の入力端子にカウンタ４０７がら供給される現在ブロ
ックの二進要素の数も受信し、上方又は下方に修正され
たグローバル基準値を特定の基準計算回路４０４に出力
する。

バッファメモリ７０の書込み及び読出しのために、この
メモリ７０は符号化回路６ｏの出力端子に接続されこの
メモリの書込みとカウンタ４０７のカウントアップとを
制御する第１人力接続線７０１と、固定のリズム（本例
では例えばＩＭビット／秒とするがもっと高い又は低い
リズムでもよい）を有するクロック回路４１０に接続さ
れ一定のデータ速度を与える第２人力接続線７０２とを
具えている。このクロック回路４１０はバッファメモリ
７０の読出しを制御すると共にカウンタ４０７のカラン
ダウンを制御する。

本発明は上述した実施例に制限されるものでなく、多く
の変更が可能であること勿論である。

既に述べたように、本発明は各画像ブロックの変換係数
の二次元マトリクスの読出しに対し選択した前述のジグ
ザグ形のルートに制限されるものでない。このルート及
びその結果骨られる利点と無関係に、正規化は上に詳述
した原理に従って行なうことができる。使用するルート
の形は本質的に符号化に影響を与え、符号化回路から発
生する情報アイテムの量及び従ってデータ速度及びグロ
ーバル基準は符号化の特性に依存すること明らかである
が、このことは本発明の実現モードを変更せず、またそ
の利点を減じない。

上述の例ではブロックＤＲ及びり、のそれぞれのアクテ
ィビティは回路４０１により、走査変換回路３０の出力
に得られる情報アイテムに基づいて、即ち正規化及び定
量化前の係数に基づいて決定している。この場合、ブロ
ックのエネルギーの大きな部分がこれらの正規化及び量
子化処理中に失なわれる。このことは受信側で行われる
同一の計算が各ブロックのアクティビティに対し同一の
値を与えず、その結果として基準の不正確な決定を発生
し、復号時に誤った色を発生し得る。

この欠点は実際上アクティビティを用いないでそれらの
比ｒａｐ（ａｃｔｉ）を用いることにより制限されるが
、回路３０の出力情報アイテムに基づかずに正規化及び
量子化された係数に基づいて処理することにより軽減す
ることができる。この好適な構成は第１図に実線で示し
てあり、走査変換回路の出力のデータを必要とする例は
破線で示しである。

このようにすると、ｒａｐ（ａｃｔｉ）の評価が低周波
数に対しよくなり、一般に、十分注意して符号化する必
要がある極めて重要な低空間周波数の領域におけるアク
ティビティが正確になる。

しかし、このように決定されるアクティビティは最早デ
ータ速度と良好な相関を持たなくなるが、このアクティ
ビティはアクティビティの満足な式の定義に対する初期
条件を満足するだけである点に注意する必要がある。従
って、その結果としてデータ速度の変化とそれぞれの基
準値との比が小さくなり、且つバッファメモリ７０の充
填レベルにドリフトを生ずる慣れがある。この欠点は、
第１図に示すように、ｒａｐ（ｎｏｒｍ）の計算回路４
０２の出力端子と特定基準の計算回路４０４の対応する
入力端子との間に低域通過再帰型フィルタ回路４０３を
設けることにより除去することができる。これにより装
置に与えられる慣性によって種々の動作パラメータをそ
れらの平均値を中心とするかなり小さな範囲内に抑える
ことができ、従って上記のドリフトを抑制することがで
きる。

以上、クロミナンスの成分ＤＲ及びり、のデータ速度の
連合調整について説明した。同一の原理及び同一の実現
方法をクロミナシスと輝度の速度調整に使用することが
できる。この場合には、上述の説明において成分り、ｌ
を輝度Ｙと置き換え、成分り、をクロミナンスと置き換
え、且つ弐〇〇）においてｒａｐ（ａｃｔｉ）　＝　１
におけるｒａｐ　（ｎｏｒｍ）の値をこの場合に適合さ
せ、例えば輝度とクロミナンスのデータ速度の比として
現在量も広く採用されているｆ　（１）　＝　４にすれ
ばよい（２つのクロミナンス成分自体は上述したように
連合調整される）。この場合の調整装置の構成図は第１
図の構成図と全く同一になる。

本発明は上述の一方又は他方の用途（ＤＲ／Ｄ１１調整
又は輝度／クロミナンス調整）において斯る調整を実行
する装置にのみ制限されるものでなく、斯る装置を含む
テレビジョン画像伝送システムにも関するものである。

ここで伝送とは信号の伝送自体を意味するだけでなく、
信号の記録又は蓄積も意味すること勿論である。本発明
は更に斯る伝送システムにおいて第１図につき説明した
構成を具える送信段並びに対応する受信段にも関するも
のである。

斯る受信段は信号を再生する装置を具え、これは上述し
た調整装置の精密な逆構成である。もっと詳しく説明す
ると、第３図に示すように、この装置は入力信号を一定
のデータ速度で受信し、これら信号を可変速度で出力す
るバッファメモリ１７０と、これら情報アイテムを可変
速度で復号する回路１６０と、復号された信号を逆定量
化する回路１５０と、逆正規化回路１４０と、走査変換
回路１３０と、必要に応じ遅延回路１２０と、相関復元
回路１１０とを具える。逆正規化回路１４０は正規化回
路４０に略々同一であり、各部の符号を４０１〜４１０
から５０１〜５１０に代えである。回路１４０では回路
４０の除算器４０５を、逆定量化回路１５０の出力と特
定基準の計算回路５０４の出力とを乗算する乗算器５０
５と置き換える。第１図と同様に、ｒａｐ（ａｃｔｉ）
の計算回路５０１の入力信号は走査変換回路１３０の入
力端子から取り出すことができ（第３図に破線で示す接
続）、また逆定量化回路１５０の入力端子から取り出す
こともでき（第３図に実線で示す）、後者の方が好適で
ある。

ご　　５　　已　　　ご　　こ　芭　　ε　　芭　宙　
８　旦　　８；：　君’ｇ　　　ｆ　　ｅ　　９　　　
ｅ　　真　たＯ　　　　ζフ　　　　ζコ　　　　　　
ξメ　　　　＋＋／　　　　　％ノ

【図面の簡単な説明】

第１図は本発明データ速度調整装置の一実施例の構成図
、 第２ａ図はＭＸＮブロックに分割された画像を示す図、 第２ｂ図はこれらブロックの１つのブロックの変換係数
の二次元マトリクスを示す図、第２ｃ図は前記係数を読
出し、処理する一次元ルートの一例を示す図、 第３図は受信段に用いる復号装置の一例の構成図である
。 １０・・・相関低減回路 ２０・・・遅延回路 ３０・・・走査変換回路 ４０・・・正規化回路 ５０・・・定量化回路 ６０・・・符号化回路 ７０・・・バッファメモリ ４０１・・・ｒａｐ（ａｃｔｉ）計算回路４０２−ｒａ
ｐ（ｎｏｒｍ）計算回路 ４０３・・・低域フィルタ ４０４　・・・特定の基準（ｎｏｒｍ（Ｄ＋＋）、　（
ｎｏｒｍ（口、））計算回路 ４０５・・・除算器 ４０６・・・グローバル基準計算回路 ４０７・・・カウンタ ４０８・・・補助メモリ ４０９・・・減算器 ４１０・・・クロック発生器 １７０・・・バッファメモリ １６０・・・復号回路 １５０・・・逆正規化回路 １４０・・・逆正規化回路 １３０・・・走査変換回路 １２０・・・遅延回路 １１０・・・相関復元回路 ５０１−ｒａｐ（ａｃｔｉ）計算回路 ５０２・・・ｒａｐ　（ｎｏｒａ＋）計算回路５０３・
・・低域フィルタ ５０４　・・・特定の基準（ｎｏｒｍ（Ｄｓ）、　（ｎ
ｏｒｍ（Ｄｓ））計算回路 ５０５・・・乗算器 ５０６・・・グローバル基準発生回路 ５０７・・・カウンタ ５０８・・・補助メモリ ５０９・・・減算器 ５１０・・・クロック発生器 特許出願人　　エヌ・ベー・フィリップス・フルーイラ
ンペンツアフリケン 代理人弁理士　　杉　　村　　暁　　査問　　　弁理士
　　　　杉　　　村　　　興　　　作２／３ ＦＩＧ、２ａ

Claims (1)

1. 【特許請求の範囲】 １、少なくとも２つのディジタルビデオ信号成分のデー
   タ速度を調整する装置であって、ブロックに分割された
   イメージの所定数の点を表わす前記ディジタル信号を受
   信する相関低減回路と、該相関低減回路の出力係数Ｆｉ
   （ｕ、ｖ）の値の二次元系列を一次元系列に変換する走
   査変換回路と、正規化回路と、整数値に変換する定量化
   回路と、定量化した値を符号化する回路と、符号化され
   た値を可変データ速度に従って受信し、前記データ速度
   と関連する平均基準値を前記正規化回路に供給すると共
   に符号化された値を一定のデータ速度で当該調整装置の
   出力端子に送出するデータ速度調整回路とを具えたデー
   タ速度調整装置において、前記正規化回路は、 （ａ）前記走査変換回路の出力端子に入力端子が接続さ
   れ、各成分に対し一次元系列で得 られる係数から、前記画像の各ブロックの スペクトル内容の高空間周波数の多少を反 映する量であるアクティビティを計算し、 第１成分のアクティビティと第２成分のア クティビティとの比ｒａｐ（ａｃｔｉ）を計算する回路
   と、 （ｂ）第２成分に関連するデータ速度調整基準と第１成
   分に関連するデータ速度調整基準 との比ｒａｐ（ｎｏｒｍ）を計算する回路と、（ｃ）前
   記ｒａｐ（ｎｏｒｍ）の値と、グローバル基準計算回路
   により供給されるグローバル基準 値とを受信し、第１成分及び第２成分にそ れぞれ関連する前記特定の基準を計算する 回路と、 （ｄ）前記走査変換回路の出力を前記特定の基準計算回
   路の出力で除算する除算器と、 （ｅ）処理中、現在のブロックに対しデータ速度調整回
   路内に存在する２進要素の数をカ ウントするカウンタと、 （ｆ）前記２進要素の数を一時的に蓄積する補助メモリ
   と、 （ｇ）前記補助メモリの入力と出力との間の２進素子の
   数の差をその符号で決定する減算 器と、 （ｈ）前記減算器の出力と前記カウンタの出力とを受信
   し、グローバル基準値を前記特定 の基準値計算回路に供給するグローバル基 準値計算回路とを具えていることを特徴と するデータ速度調整回路。 ２、少なくとも２つのディジタルビデオ信号成分のデー
   タ速度を調整する装置であって、ブロックに分割された
   イメージの所定数の点を表わす前記ディジタル信号を受
   信する相関低減回路と、該相関低減回路の出力係数Ｆｉ
   （ｕ、ｖ）の値の二次元系列を一次元系列に変換する走
   査変換回路と、正規化回路と、整数値に変換する定量化
   回路と、定量化した値を符号化する回路と、符号化され
   た値を可変データ速度に従って受信し、前記データ速度
   と関連する平均基準値を前記正規化回路に供給すると共
   に符号化された値を一定のデータ速度で当該調整装置の
   出力端子に送出するデータ速度調整回路とを具えたデー
   タ速度調整装置において、前記正規化回路は、 （ａ）前記定量化回路の出力端子に入力端子が接続され
   、各成分に対し一次元系列で得ら れる係数から、前記画像の各ブロックのス ペクトル内容の高空間周波数の多少を反映 する量であるアクティビティを計算し、第 １成分のアクティビティと第２成分のアク ティビティとの比ｒａｐ（ａｃｔｉ）を計算する回路と
   、 （ｂ）第２成分に関連するデータ速度調整基準と第１成
   分に関連するデータ速度調整基準 との比ｒａｐ（ｎｏｒｍ）を計算する回路と、（ｃ）前
   記ｒａｐ（ｎｏｒｍ）の値と、グローバル基準計算回路
   により供給されるグローバル基準 値とを受信し、第１成分及び第２成分にそ れぞれ関連する前記特定の基準を計算する 回路と、 （ｄ）前記走査変換回路の出力を前記特定の基準計算回
   路の出力で除算する除算器と、 （ｅ）処理中、現在のブロックに対しデータ速度調整回
   路内に存在する２進要素の数をカ ウントするカウンタと、 （ｆ）前記２進要素の数を一時的に蓄積する補助メモリ
   と、 （ｇ）前記補助メモリの入力と出力との間の２進要素の
   数の差をその符号で決定する減算 器と、 （ｈ）前記減算器の出力と前記カウンタの出力とを受信
   し、グローバル基準値を前記特定 の基準値計算回路に供給するグローバル基 準値計算回路とを具えていることを特徴と するデータ速度調整回路。 ３、第１及び第２成分はテレビジョン信号のクロミナン
   ス成分（Ｃ）を構成する色差を表わす信号（Ｄ＿Ｒ、及
   びＤ＿Ｓ）であることを特徴とする特許請求の範囲１又
   は２記載の装置。 ４、第１及び第２成分はテレビジョン信号の輝度成分（
   Ｙ）及びクロミナンス成分（Ｃ）と称されている成分で
   あることを特徴とする特許請求の範囲１又は２記載の装
   置。 ５、前記ｒａｐ（ｎｏｒｍ）計算回路の出力端子と前記
   特定の基準計算回路の対応する入力端子との間に低域再
   帰型フィルタ回路を具えていることを特徴とする特許請
   求の範囲３又は４記載の装置。 ６、少なくとも１つの送信段と１つの受信段を具え、情
   報アイテムの量を低減する処理を含むチャネルを経てテ
   レビジョン画像を伝送するシステムにおいて、前記送信
   段が特許請求の範囲３〜５の何れかに記載のデータ速度
   調整装置を具えていることを特徴とするテレビジョン信
   号伝送システム。 ７、特許請求の範囲６記載の伝送システムの受信段であ
   って、入力信号を一定のデータ速度で受信し、信号を可
   変速度で送出するバッファメモリと、これら信号を復号
   する回路と、復号した信号を逆定量化する回路と、逆正
   規化回路と、相関復元回路とを具えた受信段において、
   前記逆正規化回路は、 （ａ）前記走査変換回路の入力端子又は前記逆定量化回
   路の入力端子に入力端子が接続さ れ、各成分のアクティビティを計算し、第 １成分のアクティビティと第２成分のアク ティビティとの比ｒａｐ（ａｃｔｉ）を計算する回路と
   、 （ｂ）第２成分に関連するデータ速度調整基準と第２成
   分に関連するデータ速度調整基準 の比ｒａｐ（ｎｏｒｍ）を計算する回路と、（ｃ）前記
   ｒａｐ（ｎｏｒｍ）の値とグローバル基準計算回路によ
   り供給されるグローバル基準値 とを受信し、第１成分及び第２成分にそれ ぞれ関連する特定の基準を計算する回路と、（ｄ）前記
   逆定量化回路の出力に前記特定の基準計算回路の出力を
   重算する乗算器と、 （ｅ）処理中、現在のブロックに対しデータ速度調整回
   路内に存在する２進要素の数をカ ウントするカウンタと、 （ｆ）前記２進要素の数を一時的に蓄積する補助メモリ
   と、 （ｇ）前記補助メモリの入力と出力との間の２進要素の
   差を符号で決定する減算器と、 （ｈ）前記減算器の出力と前記カウンタの出力とを受信
   し、グローバル基準値を前記特定 の基準計算回路の入力端子に出力するグロ ーバル基準計算回路とを具えていることを 特徴とする受信段。 ８、前記ｒａｐ（ｎｏｒｍ）計算回路の出力端子と前記
   特定の基準計算回路の対応する入力端子との間に低域再
   帰型フィルタ回路を具えいることを特徴とする特許請求
   の範囲７記載の受信段。