JPH01201964A - Semiconductor device - Google Patents
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- JPH01201964A JPH01201964A JP63026147A JP2614788A JPH01201964A JP H01201964 A JPH01201964 A JP H01201964A JP 63026147 A JP63026147 A JP 63026147A JP 2614788 A JP2614788 A JP 2614788A JP H01201964 A JPH01201964 A JP H01201964A
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、半導体装置、詳しくは選択拡散層を有するM
O8形大規模集積回路の構造に関するものである。DETAILED DESCRIPTION OF THE INVENTION Field of Industrial Application The present invention relates to a semiconductor device, specifically a semiconductor device having a selective diffusion layer.
This paper relates to the structure of an O8 type large-scale integrated circuit.
従来の技術 以下に従来のMOSの構造について説明する。Conventional technology The structure of a conventional MOS will be explained below.
第3図は従来のMO3構造の断面図である。図中、1は
半導体基板、2は選択拡散領域、3はフィールド酸化膜
、4はゲート酸化膜、5は層間絶縁膜、6はポリシリコ
ンゲート、7はアルミニウム配線である。MO8形大規
模集積回路は、まず、半導体基板1上に薄い酸化膜およ
びSi3N4膜を積層成長させ、これらの積層に選択拡
散領域パターンを形成する。次に、フィールド酸化膜3
を形成した後、酸化膜・Si3N4膜を除去し、ゲート
酸化膜4及びゲート用ポリシリコンロの成長を行う。こ
こでポリシリコンロのパターンを形成し、ソース・トレ
イン2形成を行い、層間絶縁酸化膜5の成長後、コンタ
クト窓を形成する。次に、アルミニウム蒸着及び電極7
にパターン形成する。最終的には、保護膜形成をして、
最後にボンディング用パッド形成を行う。FIG. 3 is a cross-sectional view of a conventional MO3 structure. In the figure, 1 is a semiconductor substrate, 2 is a selective diffusion region, 3 is a field oxide film, 4 is a gate oxide film, 5 is an interlayer insulating film, 6 is a polysilicon gate, and 7 is an aluminum wiring. In the MO8 type large-scale integrated circuit, first, a thin oxide film and a Si3N4 film are grown in layers on a semiconductor substrate 1, and a selective diffusion region pattern is formed in these layers. Next, field oxide film 3
After forming the oxide film and the Si3N4 film, a gate oxide film 4 and a gate polysilicon film are grown. Here, a polysilicon pattern is formed, a source train 2 is formed, and after an interlayer insulating oxide film 5 is grown, a contact window is formed. Next, aluminum evaporation and electrode 7
Form a pattern. Finally, a protective film is formed,
Finally, bonding pads are formed.
この従来のMO3構造によれば、製造工程を管理するた
めに、製造工程中においてトランジスタ特性を測定する
ためには、ゲート・ソース・ドレイン・基板の全てに、
電圧を印加するための電極端子が必要である。しかし上
記の構造によると、各電極端子の引き出しは、アルミニ
ウム配線時に形成されることになる。したがって トラ
ンジスタ特性の測定は、アルミニウムの配線パターン形
成後に行わざるを得ない。According to this conventional MO3 structure, in order to control the manufacturing process and measure transistor characteristics during the manufacturing process, all of the gate, source, drain, and substrate are
Electrode terminals are required to apply voltage. However, according to the above structure, the lead-out of each electrode terminal is formed at the time of aluminum wiring. Therefore, transistor characteristics must be measured after the aluminum wiring pattern is formed.
発明が解決しようとする課題
従来のMOSトランジスタの構造によると、半導体基板
−酸化膜成長−Si3N4成長−フイールド酸化−ゲー
ト酸化膜成長−ボリシリコン成長−ソース・トレイン形
成−3i02成長−コンタクト窓形成−アルミニウム配
線パターン形成という多くの工程を経てから、トランジ
スタ特性の測定を行わなければならないので、測定まで
の時間がかかる。Problems to be Solved by the Invention According to the conventional MOS transistor structure, semiconductor substrate - oxide film growth - Si3N4 growth - field oxidation - gate oxide film growth - polysilicon growth - source train formation - 3i02 growth - contact window formation - Since transistor characteristics must be measured after going through many steps of forming an aluminum wiring pattern, it takes time to measure.
また、工程が長いためにコストがかかるという問題があ
る。In addition, there is a problem that the process is long and the cost is high.
本発明は、前記の問題点に対しもっと早い工程段階、す
なわち、ポリシリコンを成長させ、ポリシリコンパター
ンを形成した段階において、トランジスタ特性及びその
他の電気的特性を測定することができる構造を形成する
ことを目的としている。The present invention solves the above problems by forming a structure in which transistor characteristics and other electrical characteristics can be measured at an earlier process stage, that is, at the stage where polysilicon is grown and a polysilicon pattern is formed. The purpose is to
課題を解決するための手段
この目的を達成するために、本発明の半導体装置は半導
体基板上に、ソース・ドレイン拡散層と上記拡散層上に
酸化膜をはさんで形成したポリシリコン層との間にコン
タクト穴を設けて電気的に接続することにより、電気的
に製造工程を管理するデバイスのすへての電極端子を、
上記ポリシリコンによって形成し、電気的に上記デバイ
スの特性を測定可能にした構造を有している。Means for Solving the Problems In order to achieve this object, the semiconductor device of the present invention includes a source/drain diffusion layer and a polysilicon layer formed on the diffusion layer with an oxide film sandwiched therebetween on a semiconductor substrate. By providing contact holes between them and electrically connecting them, all electrode terminals of devices that electrically control the manufacturing process can be connected.
It is formed of the above-mentioned polysilicon and has a structure that allows the characteristics of the above-mentioned device to be electrically measured.
作用
この構造によって、ポリシリコンパターンを形成した段
階でトランジスタ特性及びその他の電気特性を測定する
ことができ、測定までにかかる時間ならびにコストを軽
減することができる。Effect: With this structure, transistor characteristics and other electrical characteristics can be measured at the stage of forming a polysilicon pattern, and the time and cost required for measurement can be reduced.
実施例
以下、本発明の一実施例について、図面を参照しながら
説明する。EXAMPLE Hereinafter, an example of the present invention will be described with reference to the drawings.
第1図は本発明におけるMOSトランジスタの構造を示
すものである。第1図において、1は半導体基板、2は
ソース・トレイン拡散層、3はフィールド酸化膜、4は
ゲート酸化膜、6はポリシリコンを表している。FIG. 1 shows the structure of a MOS transistor according to the present invention. In FIG. 1, 1 is a semiconductor substrate, 2 is a source/train diffusion layer, 3 is a field oxide film, 4 is a gate oxide film, and 6 is a polysilicon film.
ここで実施例のMOS トランジスタの製造工程につい
て説明すると、ます、半導体基板1上に酸化膜を成長さ
せ、Si3N4膜成長を行い、選択拡散領域パターンを
形成する。次に、フィールド酸化膜3の形成後、酸化膜
・Si3N4膜を除去し、ゲート酸化膜4の成長及びポ
リシリコンロの成長を行う。この時、選択酸化領域とポ
リシリコン層6との間のゲート酸化膜4にコンタクト穴
を設けてお(。そしてポリシリコンパターン形成、ソー
ス・トレイン2の形成を行う。Here, the manufacturing process of the MOS transistor of the embodiment will be described. First, an oxide film is grown on the semiconductor substrate 1, a Si3N4 film is grown, and a selective diffusion region pattern is formed. Next, after forming the field oxide film 3, the oxide film/Si3N4 film is removed, and the gate oxide film 4 and polysilicon film are grown. At this time, a contact hole is provided in the gate oxide film 4 between the selective oxidation region and the polysilicon layer 6 (and a polysilicon pattern is formed and a source train 2 is formed).
上記のようにコンタクト穴を設けることにより、ポリシ
リコン層6とソース・ドレイン層2との間を電気的に接
続することができ、そのポリシリコンロを電気的に製造
工程を管理するための電極端子とすることができる。こ
の電極端子に電圧を印加することにより、ゲート・ソー
ス・トレイン・基板間の電流を測定することが可能にな
る。By providing the contact holes as described above, it is possible to electrically connect between the polysilicon layer 6 and the source/drain layer 2, and the polysilicon layer can be used as an electrode for electrically controlling the manufacturing process. It can be a terminal. By applying a voltage to this electrode terminal, it becomes possible to measure the current between the gate, source, train, and substrate.
第2図は本発明の他の実施例の拡散層による抵抗の構造
を示すものである。FIG. 2 shows the structure of a resistor using a diffusion layer according to another embodiment of the present invention.
第2図において、■はN形シリコン基板、2はP形波散
層抵抗領域、3はフィールド酸化膜、6はポリシリコン
を表している。In FIG. 2, ■ represents an N-type silicon substrate, 2 represents a P-type wave diffusion layer resistance region, 3 represents a field oxide film, and 6 represents a polysilicon.
ここで本実施例の製造工程について説明すると、まずN
形シリコン基板1上に酸化膜を成長させ、Si3N4膜
成長を行い、フィールド酸化後コンタクト穴を形成して
P水拡散層2の形成を行う。ここでSi3N4膜を除去
しポリシリコンロを形成する。To explain the manufacturing process of this example, first, N
An oxide film is grown on a shaped silicon substrate 1, a Si3N4 film is grown, a contact hole is formed after field oxidation, and a P water diffusion layer 2 is formed. Here, the Si3N4 film is removed and a polysilicon layer is formed.
このポリシリコンロを電極端子として、電圧を印加し抵
抗に流れる電流値を測定することができる。By using this polysilicon electrode as an electrode terminal, a voltage can be applied and the value of the current flowing through the resistor can be measured.
以上のように、本実施例によれば、拡散層とポリシリコ
ン層との間にコンタクト窓を形成するこさにより、ポリ
シリコン形成の段階で抵抗の電流値を測定し、製造工程
の管理を行うことができる。As described above, according to this embodiment, by forming a contact window between the diffusion layer and the polysilicon layer, the current value of the resistor is measured at the stage of polysilicon formation, and the manufacturing process is managed. be able to.
発明の効果
本発明によれば、ソース・トレ・イン拡散層上にコンタ
クト穴を形成することにより、同コンタクト穴からフィ
ールド酸化膜上に延びるポリシリコンを形成してそれら
を電気的に接続し、上記ポリ−〇 −
シリコンを電極としてトランジスタ特性及びその他の電
気特性を、ポリシリコンパターン形成の段階で測定する
ことかできる。このため、特性測定までにかかる時間及
びコストを軽減することができるという効果が得られる
。Effects of the Invention According to the present invention, by forming a contact hole on the source-train diffusion layer, polysilicon is formed extending from the contact hole onto the field oxide film to electrically connect them. Transistor characteristics and other electrical characteristics can be measured at the stage of polysilicon pattern formation using the polysilicon as an electrode. Therefore, it is possible to reduce the time and cost required to measure the characteristics.
第1図は本発明の一実施例におけるMOSトランジスタ
の構造の断面図、第2図は本発明の一実施例における抵
抗の断面図、第3図は従来のMOSトランジスタの断面
図である。
1・・・・・・半導体基板、2・・・・・・選択拡散領
域(ソース・トレイン)、3・・・・・フィールド酸化
膜、4・・・・・・ゲート酸化膜、5・・・・・・絶縁
膜、6・・・・・・ポリシリコン。FIG. 1 is a cross-sectional view of the structure of a MOS transistor according to an embodiment of the present invention, FIG. 2 is a cross-sectional view of a resistor according to an embodiment of the present invention, and FIG. 3 is a cross-sectional view of a conventional MOS transistor. DESCRIPTION OF SYMBOLS 1... Semiconductor substrate, 2... Selected diffusion region (source train), 3... Field oxide film, 4... Gate oxide film, 5... ...Insulating film, 6...Polysilicon.
Claims (1)
成したコンタクト穴を介して、電気的に接続したポリシ
リコンの電極端子とを備えたことを特徴とする半導体装
置。1. A semiconductor device comprising a diffusion layer in a semiconductor substrate and a polysilicon electrode terminal electrically connected through a contact hole formed in an oxide film on the diffusion layer.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP63026147A JPH01201964A (en) | 1988-02-05 | 1988-02-05 | Semiconductor device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP63026147A JPH01201964A (en) | 1988-02-05 | 1988-02-05 | Semiconductor device |
Publications (1)
Publication Number | Publication Date |
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JPH01201964A true JPH01201964A (en) | 1989-08-14 |
Family
ID=12185432
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
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JP63026147A Pending JPH01201964A (en) | 1988-02-05 | 1988-02-05 | Semiconductor device |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH01201964A (en) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6309898B1 (en) | 1999-07-26 | 2001-10-30 | Nec Corporation | Method for manufacturing semiconductor device capable of improving manufacturing yield |
JP2021106219A (en) * | 2019-12-26 | 2021-07-26 | 株式会社デンソー | Manufacturing method for nitride semiconductor device |
-
1988
- 1988-02-05 JP JP63026147A patent/JPH01201964A/en active Pending
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6309898B1 (en) | 1999-07-26 | 2001-10-30 | Nec Corporation | Method for manufacturing semiconductor device capable of improving manufacturing yield |
US6414336B2 (en) | 1999-07-26 | 2002-07-02 | Nec Corporation | Semiconductor device capable of improving manufacturing |
JP2021106219A (en) * | 2019-12-26 | 2021-07-26 | 株式会社デンソー | Manufacturing method for nitride semiconductor device |
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