JPH01200448A - メモリ構成設定方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） 本発明は、複数のメモリボードが実装可能な多数のスロ
ットを有し、上記各スロットに実装された各種のボード
がシステムバスを介して情報を送受するシステムに用い
られるメモリ構成設定方式に関する。

（従来の技術） ＣＰＵボード、Ｉ１０ボード等の他に、複数、のメモリ
ボードが実装可能なシステムを構成するとき、従来では
、そのシステムに必要とされるメモリボードに応じて、
各実装ボード毎に、スタートアドレス、メモリサイズ、
最終メモリボード識別フラグ等をマニュアル設定してお
り、システム構築を複雑化する要因となっていた。又、
メモリボードの容量や種類に応じて設定方法も微妙に異
なり、システム据付は時やメモリ増設時のトラブルの原
因になっていた。

（発明が解決しようとする課題） 上記したように従来では、ＣＰＵボード、Ｉ１０ボード
等の他に、複数のメモリボードが実装可能なシステムを
構成するとき、そのシステムに必要とされるメモリボー
ドに応じて各実装ボード毎に、スタートアドレス、メモ
リサイズ、最終メモリボード識別フラグ等をマニュアル
設定しなければならず、従ってシステム構築作業を複雑
化し、又、システム据付は時やメモリ増設時のトラブル
の発生原因となっていた。

本発明は上記実情に鑑みなされたもので、複数のメモリ
ボードが実装可能なシステムを構成するとき、各実装ボ
ード毎のスタートアドレス、最終メモリボード識別フラ
グ等のマニュアル設定を不要として、システム構築時、
システム据付は時、メモリ増設時等の各作業を簡素化し
、トラブル発生を大幅に削減できるメモリ構成設定方式
を提供することを目的とする。

［発明の構成］ （課題を解決するための手段及び作用）本発明は、複数
のメモリボードが実装可能な多数のスロットを有し、上
記各スロットに実装された各種のボードがシステムバス
を介して情報を送受するシステムに於いて、システム立
上げ時に、特定スロットに実装されたＣＰＵが、システ
ムＩＩ′４成と各実装メモリ毎のメモリ容量等を認識し
、各メモリのスタートアドレス、最終メモリボード識別
フラグ等を設定して自システムのメモリ構成を作り上げ
る機能をもつ構成としたもので、これにより各実装メモ
リボード毎のスタートアドレス設定等の複雑な作業を一
切排除して、システム据付、けやメモリ増設等の作業を
容易にしかも円滑に実行できる。

（実施例） 以下図面を参照して本発明の一実施例を説明する。

第１図は本発明の一実施例によるシステム構成を示すブ
ロック図である。

図中、■は複数のメモリボードが実装可能な多数のスロ
ット（ＳＬＯＴｌｌｏｌ、５ＬＯＴｉ０２，５ＬＯＴ＃
０３．・・・）を有してなるシステムに於いて、上記各
スロットに実装されたボード相互の間のデータ授受を可
能にするシステムバス（ＳＹ！ｌｌｉＴＥＭ−Ｂｕｓ）
である。２，３Ａ。

３Ｂ、４Ａ、４Ｂはそれぞれ上記各スロットに実装され
る機能ボードであり、２はスロット＃　０１　（ＳＬＯ
Ｔ８０１　）に実装されたＣＰＵボード（以下単にＣＰ
Ｕと称す）、３Ａはスロット＃　０２　（ＳＬＯＴＩＩ
ＩＯ２）に実装されたメモリボード（ＭＭＵＩ　　；以
下単にメモリと称す）、３Ｂはスロット＃　０４　（５
ＬＯＴ婁０４）に実装されたメモリボード（ＭＭＵ２　
；以下単にメモリと称す）、４Ａはスロット＃　０３　
（ＳＬＯＴ１０３　）に実装された入出力コントロール
用ボード（１０−ＣＮＴｌ　；以下１０コントローラと
称す）、４Ｂはスロット＃０５（ＳＬＯＴｔ０５　）に
実装された入出力コントロール用ボード（１０−ＣＮＴ
２　；以下ＩＯコントローラと称す）である。又、ＣＰ
Ｕ２内のＲは作業用ＲＡＭ内に設けられた第４図及び第
５図に示すようなシステム構成管理テーブル（以下構成
レジスタと称す）、ＣＴＲはメモリ数カウンタである。

メモリ３Ａ、　３Ｂ内のＢＵＳ−Ｉ　Ｆは第３図に示す
構成要素をもつメモリ側のバスインターフェイスである
。

第２図はシステムバス１上のコマンドである構成認識コ
マンドの送受データ構成を示したもので、同図（ａ）に
示すＤＳはＣＰＵ２からシステムバスｌ上へ送出される
送信データ、同図（ｂ）に示すＤＲはシステムバスｌか
らＣＰＵ２へ取込まれる受信データである。送信データ
ＤＳの５ＴＡＲＴ　ＡＤＤＲは、メモリに対してスター
トアドレスと最終メモリボード識別フラグを設定するた
めのデータである。受信データＤＲのＣＡＰＡＣＪＴＹ
はメモリ容量を第３図に示す自インターフェイス内の容
量・ＩＤ送出回路１３より読み出して載せる領域、ＢＯ
ＡＩ？Ｄ　ＩＤは各ボードがボード認識用ＩＤを載せる
領域、５ＴＡＲＴ　ＡＤＤＲは設定されたメモリスター
トアドレスを第３図に示す自インターフェイス内のスタ
ートアドレス設定レジスタ１２より読み出して載せる領
域、Ｓ　Ｌ　ＯＴ　Ｎｏ、は各スロット（５ＬＯＴ＃Ｏ
Ｉ、５ＬＯＴ１０２．５ＬＯＴｔｏａ、・・・）がスロ
ット番号（１１０１，ｔ０２．１１０３．・・・）を載
せる領域である。

第３図は実装メモリ３Ａ、　３Ｂのバスインターフェイ
ス（ＢＵＳ−ＩＦ）に設けられた、本発明に関係する構
成要素を示すブロック図である。

図中、１１は最終メモリボード識別用フリップフロップ
（ＥＭＦ／Ｆ　）　、１２はスタートアドレス（ＳＴＡ
Ｉ？Ｔ　ＡＤＤＩ？）が設定されるスタートアドレス設
定レジスタ（ＳＡＲ）　、１３はメモリ容ｎ　（ＣＡＰ
ＡＣＩＴＶ）及びボード認識用Ｉ　Ｄ　（ＢＯＡＲＤ　
ＴＤ）を送出する容量・ＩＤ送出回路である。

第４図及び第５図はそれぞれＣＰＵ２のＲＡＭ内に設け
られたシステム構成管理テーブルをなす構成レジスタ（
Ｒ）の状態図であり、このうち第４図は構成認識コマン
ドを送出し、第１図に示すシステム構成を認識し終えた
ときの構成レジスタ（Ｒ）の状態を示し、第５図はメモ
リ（３＾、３Ｂ）へスタートアドレスを設定した後の構
成レジスタ（Ｒ）の状態をそれぞれ示している。

ここで、上記第１図乃至第５図を参照して本発明の一実
施例に於ける動作を説明する。

ＣＰＵ２はスロット＃　０１　（ＳＬＯＴ雰０１）に固
定である。

ＣＰＵ２はシステム立上げ時に於ける自己診断処理を終
了すると、自己のボード認識用ＩＤ（ＢＯＡＩ？Ｄ　Ｉ
Ｄ−“００００”）と、スロット番号（５ＬＯＴ磁−“
０００１”）を構成レジスタ（Ｒ）に登録した後、第２
図（ａ）に示す構成認識コマンドをシステムバスｌを経
由して一定のスロット順に各スロット（ＳＬＯＴｉｌｏ
ｌ、５ＬＯＴｔ０２．！９ＬＯＴｔ０３．・・・）に送
出する。この際のコマンド転送手段はここでは特に言及
しない。

上記ＣＰＵ２より送出された構成認識コマンドはここで
は先ずスロット＃　０２　（ＳＬＯＴｔ０２　）に送出
される。

スロット＃　０２　（ＳＬＯＴｌ１０２　）の実装ボー
ドはメモリ３Ａであり、同メモリ３Ａから、メモリ容量
ＣＣＡＰＡＣＩＴＹ−“０００１”）と、メモリである
ことを示す最上位ビットが“１”のボード認識用Ｉ　Ｄ
　（ＢＯＡＲＤ　ＩＤ−’１０００”）と、スロット番
号（５ＬＯＴＮα−’００１０’　）の各情報がシステ
ムバスｌを経由してＣＰＵ２へ返送され、構成レジスタ
（Ｒ）に登録される。

この際、上記ボード認識用Ｉ　Ｄ　（ＢＯＡＲＤ　ＩＤ
−“ＸＸＸＸ”　）の最上位ビットを［メモリ／ＩＯコ
ントローラ］の判定ビットとしておくことにより、ＣＰ
Ｕ２は上記ボード認識用Ｉ　Ｄ　（ＢＯＡＲＤ　ＩＤ−
“Ｍｘｘｘ″）の最上位ビット（Ｍ）を見て、同ビット
（Ｍ）が“１”　（Ｍ−１）であればメモリ、“０”　
（Ｍ−〇）であれば１０コントローラであると判定でき
る。

上記の例では最上位ビットが“１”のボード認識用ＩＤ
（ＢＯＡＲＤ　１０ミ“１０００”）であることから、
ＣＰＵ２はメモリと判定し、内部にもつメモリ数カウン
タ（ＣＴＲ）を更新（＋１）する。

このようにして、スロット＃　０２　（ＳＬＯＴＩ１０
２　）の情報が構成レジスタ（Ｒ）に登録されると、次
にＣＰＵ２はスロット＃　０３　（ＳＬＯＴ１ｔ０３　
）の情報を構成レジスタ（Ｒ）に登録すべく上記したコ
マンド送出とその処理を繰返し実行する。

そして第１図に示すシステムの全てのボード実装スロッ
ト（ＳＬＯＴ蓄０１−３ＬＯＴ１ｔ０５　）　１．１ｍ
対して上記した構成認識コマンドの実行処理が行われる
ことにより、構成レジスタ（Ｒ）には第４図に示すよう
なシステム構成データが登録される。

第１図に示すシステムの全てのボード実装スロット（Ｓ
ＬＯＴｔｌｏｌ　−３ＬＯＴｔ１０５　）の情報が構成
レジスタ（Ｒ）に貯えられると、次にＣＰＵ２は、メモ
リのスタートアドレスと最終メモリボード識別フラグの
セットルーチンに入る。

この処理は、構成レジスタ（Ｒ）内のボード認識用ＩＤ
の内容を判断し、同ボード認識用ＩＤの最上位ビットが
１０コントローラであることを示す０“であればそのま
ま構成認識コマンドをシステムバスｌを経由して該当ス
ロット番号のボー・ドに送出する。又、上記ボード認識
用ＩＤの最上位ビットがメモリであることを示す“１“
であれば、メモリ数カウンタ（ＣＴＲ）を［−１１して
、その結果が［０］ならば、最終メモリボードであるこ
とを示す最終メモリボード識別フラグ１゜を最上位ビッ
トに設けたスタートアドレスをシステムバス１を経由し
当該メモリに送出する。又、メモリ数カウンタ（ＣＴＲ
）を［−１１したとき、その結果が［０］でないときは
、最上位ビットを“０゛としたスタートアドレスをその
ままシステムバスＩを経由して当該メモリに送出する。

上記第１図の構成では、スロット＃　０２（ＳＬＯＴｔ
０２）に実装されたメモリ３Ａに構成認識コマンドを送
出する際に、メモリ数カウンタ（ＣＴＲ）を［−１コし
たとき、同カウント値が［０］とはならないので、スタ
ートアドレスがそのままの内容で、即ち最上位ビットを
“０”としたスタートアドレスがそのままシステムバス
ｌを経由して当該メモリ３＾に送出される。この際は、
初めてメモリに送出されるスタートアドレスであること
から、最初のスタートアドレス“００００″　（ＳＴＡ
ＲＴ　ＡＤＤＲ−“００００°）が送信データとしてメ
モリ３Ａに転送される。

メ半り３Ａは上記システムバスｌを介して入力されたス
タートアドレス″００００”を自インターフェイス内の
スタートアドレス設定レジスタ１２にセットした後、同
スタートアドレスをもつ受信データＤＲをシステムバス
ｌを介してＣＰＵ２に返送する。

ＣＰＵ２はシステムバスｌを介して入力された受信デー
タＤＲのスタートアドレスが送信時のスタートアドレス
と一致するか否かを判断し、スタートアドレスが正しく
相手メモリ３Ａ側に設定されたことを確認すると、その
スタートアドレス“００００“を構成レジスタ（Ｒ）に
登録する。

更にこの際は、受信されたスタートアドレス（ＳＴＡＲ
Ｔ　ＡＤＤＲ−“００００”　）とメモリ容量　（ＣＡ
ＰＡＣＩＴＹ−“０００１”）から、次のメモリめスタ
ートアドレス”００１０”　　（ＳＴＡＲＴ　ＡＤＤＲ
−“００１０”）を算出し、所定のレジスタに一時保持
する。

、　次のスロット＃　０３　（ＳＬＯＴ１１０３　）の
実装ボードは■０コントローラ４Ａであるので、そのま
ま構成認識コマンドをシステムバス１に送出し、次にス
ロット＃　０４　（ＳＬＯＴｌｔ０４　）に移る。

スロット＃　０４　（ＳＬＯＴ＄０４　）の実装ボード
はメモリ３Ｂであり、ボード認識用ＩＤの最上位ビット
が“１″であることから、メモリ数カウンタ（ＣＴＲ）
を［−１コする。ここでは［−１］した際のカウント値
が［０］であることから、上記レジスタに一時保持した
スタートアドレス”００１０°　（ＳＴＡＲＴ　ＡＤＤ
Ｒ−“００１０”　）　（７）最上位ビットに最終メモ
リボード識別フラグ１”を付け、そのスタートアドレス
“１０１０″　（５ＴＡＲＴＡＤＤＲ−“１０１０”　
）をもつ送信データＤＳをシステムバスｌを介し該当す
るメモリ３Ｂに送出する。

メモリ３Ｂは上記システムバスｌを介して入力されたス
タートアドレス“１０１０”　（！９ＴＡＩ？Ｔ　ＡＤ
ＤＲ−“１０１０“）のうち、最上位ビットの最終メモ
リボード識別フラグ″１＃を自インターフェイス内の最
終メモリボード識別用フリップフロップ１１にセットし
、残るスタートアドレス“００１０”をスタートアドレ
ス設定レジスタ１２にセットした後、上記スタートアド
レス“１０１０”　（ＳＴＡＲＴ　ＡＤＤＲ−“１０１
０”　）をもつ受信データＤＲをシステムバスｌを介し
てＣＰＵ２に返送する。

ＣＰＵ２はシステムバスｌを介して入力された受信デー
タＤＩ？のスタートアドレスが送信時のスタートアドレ
スと一致するか否かを判断し、スタートアドレスが正し
く相手メモリ３Ｂ側に設定されたことを確認すると、そ
のスタートアドレス“１０１０“を構成レジスタ（Ｒ）
に登録する。

更に、ＣＰＵ２は上記スタートアドレス（５ＴＡＲＴＡ
ＤＤＲ−＝００１０”　）とメモリ容量　（ＣＡＰＡＣ
ＩＴＹ−’００１０°）から、システム全体の実装メモ
リの総容量を算出し、所定記憶領域の管理テーブルに保
存する。このようにして、ＣＰＵ２はシステム実装メモ
リに対するスタートアドレス、容量、最終メモリボード
等の情報をもとにメモリ管理を行なう。

メモリ側では、自インターフェイス内のスタートアドレ
ス設定レジスタ１２に設定されたスタートアドレス（Ｓ
ＴＡＲＴ　ＡＤＤＲ）　、及び容量・ＩＤ送出回路１３
に設定されたメモリ容Ｑ　（ＣＡＰＡＣＩＴＹ）から、
自メモリの動作範囲を認識でき、更に、最終メモリボー
ド識別用フリップフロップ１１の内容から最終メモリボ
ードであるか否かを認識できる。

上記したようなメモリ構成設定手段により、システム構
築時に、メモリのスタートアドレス設定や最終メモリボ
ード識別フラグ設定等の複雑な作業が一切なくなるため
、据付けが容易になり、トラブルも削減できる。又、メ
モリ増設も単に後続の空きスロットにメモリボードを挿
入するのみでよく、増設作業が容易かつ迅速に行なえる
。

［発明の効果］ 以上詳記したように本発明によれば、複数のメモリボー
ドが実装可能な多数のスロットを有し、上記各スロット
に実装された各種のボードがシステムバスを介して情報
を送受するシステムに於いて、システム立上げ時に、特
定スロットに実装されたＣＰＵが、システム構成と各実
装メモリ毎のメモリ容量等を認識し、各メモリのスター
トアドレス、最終メモリボード識別フラグ等を設定して
自システムのメモリ構成を作り上げる機能をもつ構成と
したことにより、各実装メモリボード毎のスタートアド
レス設定等の複雑な作業を一切排除して、システム据付
けやメモリ増設等の作業が容易にしかも円滑に実行でき
る。

【図面の簡単な説明】

第１図は本発明の一実施例によるシステム構成を示すブ
ロック図、第２図は上記実施例に用いられる構成認識コ
マンドの構成を示す図、第３図は上記実施例に於けるメ
モリ側のバスインターフェイスの構成を示すブロック図
、第４図及び第５図はそれぞれ上記実施例に於ける構成
レジスタ（Ｒ）の状態を示す図である。 ■・・・システムバス（ＳＹＳＴＥＭ　Ｂｕｓ）　、２
・・・ＣＰＵ。 ３Ａ・・・メモリ　（ＭＭＵＩ　’）　、３Ｂ・・・メ
モリ　（ＭＭＵ２）、４Ａ・・・１０コントローラ（１
０−ＣＮＴＩ　）　、４Ｂ・・・！０コントローラ（１
０−ＣＮＴ２　）　、１１・・・最終メモリボード識別
用フリップフロップ（ＥＭＰ／Ｐ　）　、１２・・・ス
タートアドレス設定レジスタ（ＳＡＲ）、１３・・・容
量・ＩＤ送出回路、ＤＳ・・・送信データ、ＤＲ・・・
受信データ、Ｒ・・・構成レジスタ（システム構成管理
テーブル）　、ＣＴＲ・・・メモリ数カウンタ、ＢＵＳ
−Ｉ　Ｆ−・・バスインターフェイス、５ＬＯＴ１０１
．５ＬＯＴＩＩＯ２゜５ＬＯＴｔ０３，５ＬＯＴ雲０４
・・・スロット。 出願人代理人　弁理士　鈴江武彦 第２図 第３図　　　１ ＣＡＰＡＣＩＴＹ　　ホ″ドＩＤ　　　　　　５ＬＯＴ
井第４図 第５図

Claims (1)

【特許請求の範囲】
1. 複数のメモリボードが実装可能な多数のスロットを有し
   、上記各スロットに実装されたボードがシステムバスを
   介して情報を送受するシステムに於いて、特定のコマン
   ド処理により、実装メモリボード各々の実装スロット番
   号とメモリ容量とスタートアドレスを認識する手段と、
   同認識情報から上記実装メモリボード各々の適正なスタ
   ートアドレスを算出し、同スタートアドレスを対応する
   実装メモリボードに設定する手段と、上記認識情報から
   最終実装メモリボードを認識し同実装メモリボードに最
   終実装メモリであることを示す識別情報を設定する手段
   とを具備してなることを特徴とするメモリ構成設定方式
   。