JPH01196636A - Runout detecting device for processor - Google Patents

Runout detecting device for processor

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Publication number
JPH01196636A
JPH01196636A JP63022593A JP2259388A JPH01196636A JP H01196636 A JPH01196636 A JP H01196636A JP 63022593 A JP63022593 A JP 63022593A JP 2259388 A JP2259388 A JP 2259388A JP H01196636 A JPH01196636 A JP H01196636A
Authority
JP
Japan
Prior art keywords
processor
circuit
output signal
reference clock
input
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP63022593A
Other languages
Japanese (ja)
Inventor
Masaki Hashikawa
橋川 正喜
Hisashi Kinoshita
木下 久
Yoshifumi Matsuoka
松岡 芳文
Shinobu Kake
忍 懸
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Panasonic Holdings Corp
Original Assignee
Matsushita Electric Industrial Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Matsushita Electric Industrial Co Ltd filed Critical Matsushita Electric Industrial Co Ltd
Priority to JP63022593A priority Critical patent/JPH01196636A/en
Publication of JPH01196636A publication Critical patent/JPH01196636A/en
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Abstract

PURPOSE:To easily execute the integration of a circuit by providing a counter circuit to obtain the clock output signal of a reference clock circuit as an input and to obtain a pulse output signal by the program of a processor as a reset input. CONSTITUTION:A reference clock circuit 14 and a counter circuit 15 are used as a timer 13 and a time to count-up by the counter circuit 15 is obtained longer than the period of a pulse output signal (b) which is outputted from a processor 11. Then, when abnormality is generated in the processor 11, the pulse output signal (b) is not outputted and the abnormality of the processor can be detected by counting-up the timer 13. Since a runout detecting device is composed of the reference clock circuit 14 and counter circuit 15, circuit constitution can be executed only by digital circuit parts. Thus, the integration of the circuit can be easily executed.

Description

【発明の詳細な説明】 産業上の利用分野 本発明は、プロセッサにより制御を行う回路におけるプ
ロセッサの暴走検知装置に関するものである。
DETAILED DESCRIPTION OF THE INVENTION Field of the Invention The present invention relates to a processor runaway detection device in a circuit controlled by a processor.

従来の技術 従来のこの種のプロセッサの暴走検知装置を第3図の概
略回路構成図に基づいて説明する。
2. Description of the Related Art A conventional processor runaway detection device of this type will be described with reference to the schematic circuit diagram of FIG.

第3図において、lはR−Sフリップフロップ回路であ
り、プロセッサ(図示せず)からの出力Xがリセット入
力として、前記出力Xを反転させた出力Xがセット入力
として入力されている。R−Sフリップフロップ回路1
の出力Qと出力Qはそれぞれコンデンサと抵抗からなる
積分回路2゜3へ入力され、積分回路2,3の出力はO
R回路4へ入力され、さらにOR回路4の出力はレベル
検出回路(図示せず)に入力されている。なお、正常動
作時プロセッサは一定時間毎に出力x、xを反転させて
出力しており、また積分回路2,3は入力が零となると
リセットされるものとする。
In FIG. 3, l is an R-S flip-flop circuit, to which an output X from a processor (not shown) is input as a reset input, and an output X obtained by inverting the output X is input as a set input. R-S flip-flop circuit 1
The output Q and the output Q of are respectively input to an integrating circuit 2゜3 consisting of a capacitor and a resistor, and the outputs of the integrating circuits 2 and 3 are outputs of O
The signal is input to the R circuit 4, and the output of the OR circuit 4 is further input to a level detection circuit (not shown). It is assumed that during normal operation, the processor inverts and outputs the outputs x and x at regular intervals, and that the integrating circuits 2 and 3 are reset when their inputs become zero.

上記構成のプロセッサの暴走検知装置の動作を以下に説
明する。プロセッサの出力x、Xは正常動作時に一定時
間毎に反転しているため、R−Sフリップフロップ回路
1の出力Q、Qは一定時間毎に反転し、したがって積分
回路2,3の出力は一定時間毎にリセットされ、OR回
路の出力はレベル検出回路の検出レベル未満に押さえら
れてレベル検出回路は動作せず、プロセッサは正常であ
ることが検出される。しかし、プロセッサに異常が生ず
るとプロセッサの出力X、Xは(0,o)あるいは反転
しなくなるため、R−Sフリップフロップ回路1の出力
は現状維持となり、積分回路2あるいは積分回路3の出
力は増加を続け、レベル検出回路の検出レベルに到達し
てレベル検出回路が動作し、プロセッサの異常が検出さ
れる。異常の検知時間は積分回路2,3の時定数で決定
される。
The operation of the processor runaway detection device having the above configuration will be described below. Since the outputs x, It is reset every time, the output of the OR circuit is suppressed below the detection level of the level detection circuit, the level detection circuit does not operate, and it is detected that the processor is normal. However, if an abnormality occurs in the processor, the processor outputs The number continues to increase until it reaches the detection level of the level detection circuit, and the level detection circuit operates, and an abnormality in the processor is detected. The abnormality detection time is determined by the time constants of the integrating circuits 2 and 3.

発明が解決しようとする課題 しかしながら、上記従来のプロセッサの異常検知装置の
構成では、回路の集積化を進めてゆく場合、積分回路2
,3にコンデンサを使用しているため、集積化しにくい
、という問題点があった。
Problems to be Solved by the Invention However, in the configuration of the conventional processor abnormality detection device described above, when the integration of circuits is promoted, the integration circuit 2
, 3 uses capacitors, making it difficult to integrate.

本発明は上記問題を解決するものであり、回路の集積化
が容易なプロセッサの異常検知装置を提供することを目
的とするものである。
The present invention solves the above problems, and aims to provide a processor abnormality detection device whose circuits can be easily integrated.

課題を解決するための手段 上記課題を解決するため本発明は、プロセッサに正常動
作時一出力として一定間隔毎にパルスを出力するプログ
ラムを有せしめ、基準クロック回路と、前記基準クロッ
ク回路のクロック出力信号を入力とし、前記プロセッサ
のプログラムによるパルス出力信号をリセット入力とす
るカウンタ回路を設けたものである。
Means for Solving the Problems In order to solve the above problems, the present invention provides a processor with a program that outputs pulses at regular intervals as one output during normal operation, and includes a reference clock circuit and a clock output of the reference clock circuit. A counter circuit is provided which receives a signal as an input and receives a pulse output signal according to a program of the processor as a reset input.

作用 上記構成により、基準クロック回路およびカウンタ回路
をタイマーとして使用し、カウンタ回路がカウントアツ
プする時間をプロセッサより出力されるリセット入力の
パルス出力信号の周期より長くとり、プロセッサの異常
によってパルス出力信号が停止し、このタイマーがカウ
ントアツプしたことにより、プロセッサが停止または暴
走したことが検知される。
Effect With the above configuration, the reference clock circuit and the counter circuit are used as a timer, and the time during which the counter circuit counts up is set longer than the period of the pulse output signal of the reset input output from the processor, and the pulse output signal is prevented from occurring due to an abnormality in the processor. When the processor stops and this timer counts up, it is detected that the processor has stopped or gone out of control.

実施例 以下、本発明の一実施例を図面に基づいて説明する。Example Hereinafter, one embodiment of the present invention will be described based on the drawings.

第1図は本発明のプロセッサの異常検知装置を備えた制
御装置のブロック図である。第1図でおいて、11は被
制御回路νを制御するプロセッサであり、このプロセッ
サ11は第2図に示すように、プロセッサ11で処理さ
れるプログラム中で、一定ステップ数の処理が終了する
ごとに、出力を反転することにより、パルス出力が一定
間隔で、−出力として出力されるようにしたプログラム
を有している。また、13はタイマーであり、基準クロ
ック回路14と、基準クロック回路14のクロック出力
信号aを入力とし、プロセッサ11の前記プログラムに
よるパルス出力信号すをリセット入力とするカウンタ回
路15とを備え、タイマー化は基準クロック出力信号a
をカウントし0、プロセッサBが正常動作時には一定間
隔毎にプロセッサ11より出力されるパルス出力信号す
にてリセットされている。
FIG. 1 is a block diagram of a control device equipped with a processor abnormality detection device according to the present invention. In FIG. 1, 11 is a processor that controls the controlled circuit ν, and as shown in FIG. The program has a program in which the pulse output is outputted as a -output at regular intervals by inverting the output at each time. Reference numeral 13 designates a timer, which includes a reference clock circuit 14 and a counter circuit 15 which receives the clock output signal a of the reference clock circuit 14 as an input and receives the pulse output signal S according to the program of the processor 11 as a reset input. is the reference clock output signal a
When the processor B is in normal operation, it is reset by the pulse output signal output from the processor 11 at regular intervals.

タイマー化の設定時間は、基準クロック回路14の周波
数と、カウンタ回路部の設定値から得られ、この設定時
間をプロセッサ11のプログラムの処理に必要な最長時
間の2倍より長く設定する。
The set time for the timer is obtained from the frequency of the reference clock circuit 14 and the set value of the counter circuit section, and this set time is set to be longer than twice the longest time required for processing the program of the processor 11.

プロセッサ11に異常が生ずるとプロセッサ11からパ
ルス出力信号すが出力されなくなるため、タイマーBは
一定間隔毎にリセットされなくなりタイマー13が動作
して、すなわちカウンタ回路部がカウントアツプしてプ
ロセッサHの異常が検出される。プロセッサ11の異常
がタイマー口にて検出されると、後段のエラー処理回路
16は信号遮断回路17を動作させ、信号遮断回路17
にてプロセッサ11の被制御回路球への出力が遮断され
る。
If an abnormality occurs in the processor 11, the pulse output signal will not be output from the processor 11, so the timer B will not be reset at regular intervals, and the timer 13 will operate, that is, the counter circuit will count up, and the processor H will be abnormal. is detected. When an abnormality in the processor 11 is detected at the timer port, the error processing circuit 16 at the subsequent stage operates the signal cutoff circuit 17.
At this point, the output of the processor 11 to the controlled circuit is cut off.

このようにプロセッサ11の異常検知装置は、プロセッ
サ11の異常を検知できるとともに、プロセッサ11か
ら一定間隔毎に出力されるパルス信号すをリセット入力
とするタイマー口にて構成されるため、ディジタル回路
部品のみで構成でき、回路の集積化が容易にできる。
In this way, the abnormality detection device for the processor 11 can detect an abnormality in the processor 11, and since it is configured with a timer port that receives the pulse signal output from the processor 11 at regular intervals as a reset input, it is possible to detect abnormalities in the processor 11. The circuit can be easily integrated.

発明の効果 以上のように本発明によれば、基準クロック回路および
カウンタ回路をタイマーとして使用し、カウンタ回路が
カウントアツプする時間をプロセッサより出力されるパ
ルス出力信号の周期より長くトリ、プロセッサに異常が
生ずるとパルス出力信号が出力されずタイマーがカウン
トアツプされることにより、プロセッサの異常を検出す
ることができる。また基準クロック回路とカウンタ回路
にて構成されるため、デジタル回路部品のみで回路構成
をおこなうことができ、回路の集積化が、容易にできる
Effects of the Invention As described above, according to the present invention, the reference clock circuit and the counter circuit are used as a timer, and if the time for the counter circuit to count up is longer than the cycle of the pulse output signal output from the processor, the processor may be abnormal. When this occurs, the pulse output signal is not output and the timer counts up, making it possible to detect an abnormality in the processor. Furthermore, since it is composed of a reference clock circuit and a counter circuit, the circuit can be constructed using only digital circuit components, and the circuit can be easily integrated.

【図面の簡単な説明】[Brief explanation of the drawing]

第1図は本発明の一実施例であるプロセッサの異常検知
装置を備えた制御装置のブロック図、第2図は第1図の
プロセッサのプログラムフローチャート図、第3図は従
来のプロセッサの異常検知装置の回路図である。 11・・・プロセッサ、B・・・タイマ1114・・・
基準クロック回路、15・・・カウンタ回路、a・・・
クロック出力信号、b・・・パルス出力信号。
FIG. 1 is a block diagram of a control device equipped with a processor abnormality detection device according to an embodiment of the present invention, FIG. 2 is a program flowchart of the processor shown in FIG. 1, and FIG. 3 is a conventional processor abnormality detection system. FIG. 3 is a circuit diagram of the device. 11... Processor, B... Timer 1114...
Reference clock circuit, 15... Counter circuit, a...
Clock output signal, b...pulse output signal.

Claims (1)

【特許請求の範囲】[Claims] 1、プロセッサに正常動作時一出力として一定間隔毎に
パルスを出力するプログラムを有せしめ、基準クロック
回路と、前記基準クロック回路のクロック出力信号を入
力とし、前記プロセッサのプログラムによるパルス出力
信号をリセット入力とするカウンタ回路を設けたプロセ
ッサの暴走検知装置。
1. Provide a processor with a program that outputs pulses at regular intervals as an output during normal operation, input a reference clock circuit and the clock output signal of the reference clock circuit, and reset the pulse output signal according to the program of the processor. A processor runaway detection device equipped with a counter circuit as an input.
JP63022593A 1988-02-01 1988-02-01 Runout detecting device for processor Pending JPH01196636A (en)

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