JPH01195556A - キャッシュ・メモリ制御装置 - Google Patents
キャッシュ・メモリ制御装置Info
- Publication number
- JPH01195556A JPH01195556A JP63020276A JP2027688A JPH01195556A JP H01195556 A JPH01195556 A JP H01195556A JP 63020276 A JP63020276 A JP 63020276A JP 2027688 A JP2027688 A JP 2027688A JP H01195556 A JPH01195556 A JP H01195556A
- Authority
- JP
- Japan
- Prior art keywords
- memory
- data
- replacement
- buffer memory
- address
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 101100203600 Caenorhabditis elegans sor-1 gene Proteins 0.000 abstract 1
- 238000000034 method Methods 0.000 description 3
- 238000010586 diagram Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 239000003795 chemical substances by application Substances 0.000 description 1
- 230000001419 dependent effect Effects 0.000 description 1
- 230000006870 function Effects 0.000 description 1
Landscapes
- Memory System Of A Hierarchy Structure (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野コ
本発明はプロセッサからのメモリ・アクセスに係り特に
キャッシュメモリ制御装置に関する。
キャッシュメモリ制御装置に関する。
［従来の技術］
従来この種のキャッシュ・メモリ制御装置は、バッファ
・メモリ上に存在しないデータに対してアクセスされる
と主記憶上の該当データにアクセスすると共にバッファ
・メモリ内のデータと必ず入れ換え制御をしていた。た
だし、バッファ・メモリを全く参照しないで直接主記憶
のアクセスを行うバイパス・アクセスという制御もある
。
・メモリ上に存在しないデータに対してアクセスされる
と主記憶上の該当データにアクセスすると共にバッファ
・メモリ内のデータと必ず入れ換え制御をしていた。た
だし、バッファ・メモリを全く参照しないで直接主記憶
のアクセスを行うバイパス・アクセスという制御もある
。
［発明が解決しようとする問題点］
上述した従来のキャッシュ・メモリ制御方式では、バッ
ファ・メモリ上に存在しないデータにアクセスを行うと
、必ず入れ替え制御を伴うので、システム上高速にアク
セスを必要とするようなデ−タを常にバッファ・メモリ
上に存在させておくことがてきないという欠点がある。
ファ・メモリ上に存在しないデータにアクセスを行うと
、必ず入れ替え制御を伴うので、システム上高速にアク
セスを必要とするようなデ−タを常にバッファ・メモリ
上に存在させておくことがてきないという欠点がある。
またバイパス・アクセスの機能もアドレス依存性が強く
融通性という面で欠点がある。
融通性という面で欠点がある。
［発明の従来技術に対する相違点コ
上述した従来のキャッシュ・メモリ制御方式に対し本発
明は特定のデータ領域をリプレース動作の対象とせず、
常にバッファ・メモリ内に留めておく制御が可能という
相違点を有する。
明は特定のデータ領域をリプレース動作の対象とせず、
常にバッファ・メモリ内に留めておく制御が可能という
相違点を有する。
［問題点を解決するための手段］
本発明の要旨は主記憶とプロセッサとの間に高速のバッ
ファ・メモリを有し、メモリ・アクセスに際して主記憶
上の所定データがバッファ・メモリにコピーされていれ
ばバッファ・メモリ・アクセスとし上記所定データがコ
ピーされていなければ主記憶を直接アクセスすると共に
、そのアドレスで特定されるデータ領域をバッファ・メ
モリ内のデータと入れ替え制御を行うキャッシュ・メモ
リ制御装置において、特定のデータ領域を常にバッファ
・メモリにコピーしておき、該特定領域を入れ換え制御
の対象から外すことができる判別手段を有する侍とであ
る。具体的には本発明のキャッシュ・メモリ制御装置は
対応するデータは常にバッファ・メモリ内に置いておく
ために入れ換え動作を有効としないことを示すビットを
含むアドレス・タグ・メモリを有している。
ファ・メモリを有し、メモリ・アクセスに際して主記憶
上の所定データがバッファ・メモリにコピーされていれ
ばバッファ・メモリ・アクセスとし上記所定データがコ
ピーされていなければ主記憶を直接アクセスすると共に
、そのアドレスで特定されるデータ領域をバッファ・メ
モリ内のデータと入れ替え制御を行うキャッシュ・メモ
リ制御装置において、特定のデータ領域を常にバッファ
・メモリにコピーしておき、該特定領域を入れ換え制御
の対象から外すことができる判別手段を有する侍とであ
る。具体的には本発明のキャッシュ・メモリ制御装置は
対応するデータは常にバッファ・メモリ内に置いておく
ために入れ換え動作を有効としないことを示すビットを
含むアドレス・タグ・メモリを有している。
［実施例コ
策上亥崖団
第１図は本発明の第１実施例を示す。
プロセッサ１のメモリ・アクセスを行うとそのアドレス
とアドレス・タグ・メモリ５の内容が比較器７て比較さ
れ、もし一致するものがあればそれに対応するバッファ
・メモリ６内のデータがプロセッサ１からのアクセス対
象となる。
とアドレス・タグ・メモリ５の内容が比較器７て比較さ
れ、もし一致するものがあればそれに対応するバッファ
・メモリ６内のデータがプロセッサ１からのアクセス対
象となる。
比較の結果一致するものが無い場合には、主記憶ｌＯへ
のアクセスとなると共に、その主記憶上のデータをバッ
ファ・メモリ６にコピーするためのリプレース要求信号
８が出力される。
のアクセスとなると共に、その主記憶上のデータをバッ
ファ・メモリ６にコピーするためのリプレース要求信号
８が出力される。
ところがアドレス・タグ・メモリ５にあるリプレース許
可ビット４がリプレースの許可を表していない場合には
リプレース要求信号８は出力されない。このリプレース
の許可を表していない場合には、リプレース要求信号８
は出力されない。このリプレース許可ビットの設定には
、その設定信号９を用いることで特定のアドレス・タグ
・メモリ５に対してプロセッサ１から行う。
可ビット４がリプレースの許可を表していない場合には
リプレース要求信号８は出力されない。このリプレース
の許可を表していない場合には、リプレース要求信号８
は出力されない。このリプレース許可ビットの設定には
、その設定信号９を用いることで特定のアドレス・タグ
・メモリ５に対してプロセッサ１から行う。
呆λ叉施側
第２図は本発明の第２実施例を示す。
プロセッサ１１からのメモリ・アクセスによる動作は第
１実施例と同様である。この実施例ではアドレス・タグ
・メモリ１６内のリプレース許可ビット１５の設定のた
めにアドレス・バッファ１２を設ける。このアドレス・
バッファはあらかじめリプレース許可ビット１５の設定
を行うアドレスを保持しておりバッファ・メモリ１７に
データがコピーされた時そのアドレスを検出・比較する
。
１実施例と同様である。この実施例ではアドレス・タグ
・メモリ１６内のリプレース許可ビット１５の設定のた
めにアドレス・バッファ１２を設ける。このアドレス・
バッファはあらかじめリプレース許可ビット１５の設定
を行うアドレスを保持しておりバッファ・メモリ１７に
データがコピーされた時そのアドレスを検出・比較する
。
そしてそれらが一致したときに設定信号１９によりリプ
レース許可ビット１５の制御を行う。
レース許可ビット１５の制御を行う。
この実施例ではリプレースの制御を行うデータ領域をそ
のデータがバッファ・メモリへ転写される前にあらかじ
め指定できるので、いっそのデータがコピーされたか監
視をすることがなくなりソフトウェアの負担が軽減され
るという利点がある。
のデータがバッファ・メモリへ転写される前にあらかじ
め指定できるので、いっそのデータがコピーされたか監
視をすることがなくなりソフトウェアの負担が軽減され
るという利点がある。
［発明の効果コ
以上説明したように本発明はバッファ・メモリ上の特定
のデータ領域を以後のリプレースの対象から外しバッフ
ァ・メモリ内にそのまま留めておく制御を可能とするこ
とによりプロセッサが常に高速で処理することを要求さ
れる割り込み処理やタスク切り換え時のコンテキスト入
れ替えなどの場合にそのプログラムやデータを高速にメ
モリからアクセスできる効果がある。上記の処理はアク
セスの頻度としては余り多くないためセット・ウェイ・
アソシアティブ方式による制御では常にバッファ・メモ
リ内に留めることは難しい。
のデータ領域を以後のリプレースの対象から外しバッフ
ァ・メモリ内にそのまま留めておく制御を可能とするこ
とによりプロセッサが常に高速で処理することを要求さ
れる割り込み処理やタスク切り換え時のコンテキスト入
れ替えなどの場合にそのプログラムやデータを高速にメ
モリからアクセスできる効果がある。上記の処理はアク
セスの頻度としては余り多くないためセット・ウェイ・
アソシアティブ方式による制御では常にバッファ・メモ
リ内に留めることは難しい。
第１図は本発明の第１実施例のブロック図、第２図は第
２実施例のブロック図である。 １・・・・プロセッサ、 ２・・・・データ・バス、 ３・・・・アドレス・バス、 ４・・・・リプレース許可ビット、 ５・・・・アドレス・タグ・メモリ、 ６・・・・バッファ・メモリ、 ７・・・・アドレス比較器、 ８・・・・リプレース要求信号、 ９・・・・リプレース許可ビット設定信号、１０・・・
・主記憶、 １１・・・・プロセッサ、 １２・・・・アドレス・バッファ、 １３・・・・アドレス・バス、 １４・・・・データ・バス、 １５・・・・リプレース許可ビット、 １６・・・・アドレス・タグ・メモリ、１７・・・・バ
ッファ・メモリ、 １８・・・・アドレス比較器、 １９・・・・リプレース許可ビット設定信号、２０・・
・・リプレース要求信号。 特許出願人 日本電気株式会社 代理人 弁理士 桑 井 清 − ４リプレース許ｇピット ５アトレ又タグヌｔす ６バシ万メ丑り ７７Ｆ−レス比較器 第 １ 図 ９″′し玖許孜′ト軟侶号
１つリプレース許可ビ１１ノド晟宜傷も刀すプレース零
東イ８号 、５２図
２実施例のブロック図である。 １・・・・プロセッサ、 ２・・・・データ・バス、 ３・・・・アドレス・バス、 ４・・・・リプレース許可ビット、 ５・・・・アドレス・タグ・メモリ、 ６・・・・バッファ・メモリ、 ７・・・・アドレス比較器、 ８・・・・リプレース要求信号、 ９・・・・リプレース許可ビット設定信号、１０・・・
・主記憶、 １１・・・・プロセッサ、 １２・・・・アドレス・バッファ、 １３・・・・アドレス・バス、 １４・・・・データ・バス、 １５・・・・リプレース許可ビット、 １６・・・・アドレス・タグ・メモリ、１７・・・・バ
ッファ・メモリ、 １８・・・・アドレス比較器、 １９・・・・リプレース許可ビット設定信号、２０・・
・・リプレース要求信号。 特許出願人 日本電気株式会社 代理人 弁理士 桑 井 清 − ４リプレース許ｇピット ５アトレ又タグヌｔす ６バシ万メ丑り ７７Ｆ−レス比較器 第 １ 図 ９″′し玖許孜′ト軟侶号
１つリプレース許可ビ１１ノド晟宜傷も刀すプレース零
東イ８号 、５２図
Claims (1)
- 【特許請求の範囲】 主記憶とプロセッサとの間に高速のバッファ・メモリを
有し、 メモリ・アクセスに際して主記憶上の所定データがバッ
ファ・メモリにコピーされていればバッファ・メモリ・
アクセスとし上記所定データがコピーされていなければ
主記憶を直接アクセスすると共に、 そのアドレスで特定されるデータ領域をバッファ・メモ
リ内のデータと入れ替え制御を行うキャッシュ・メモリ
制御装置において、 特定のデータ領域を常にバッファ・メモリにコピーして
おき、 該特定領域を入れ換え制御の対象から外すことができる
判別手段を有することを特徴とするキャッシュ・メモリ
制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63020276A JPH01195556A (ja) | 1988-01-29 | 1988-01-29 | キャッシュ・メモリ制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63020276A JPH01195556A (ja) | 1988-01-29 | 1988-01-29 | キャッシュ・メモリ制御装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01195556A true JPH01195556A (ja) | 1989-08-07 |
Family
ID=12022648
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63020276A Pending JPH01195556A (ja) | 1988-01-29 | 1988-01-29 | キャッシュ・メモリ制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01195556A (ja) |
-
1988
- 1988-01-29 JP JP63020276A patent/JPH01195556A/ja active Pending
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